SoC内部の相互接続アーキテクチャ：増加するトラフィックを効率良くさばく（1/3 ページ）
SoCの設計では、内部ブロックをいかに接続するかということが主要な課題になりつつある。SoCの複雑化が進んだ結果、単に帯域幅の広いバスを用意することでは最適な結果が得られなくなってきたからだ。この問題に対し、現在、新たなアーキテクチャと、それを支える新たなツール、設計技法が模索されている。
アーキテクチャの変化
当初、SoC（system on chip）は、従来からのボードレベルのコンピュータに似た形のものとして構成されていた。すなわち、バスによってローカルメモリーや周辺のコントローラが中央のプロセッサと接続される形である。このCPUを中心としたバス指向のアーキテクチャは、SoCにおける基盤となる設計方針として扱われ、多くの製品に適用されてきた。
ASICサプライヤである米eSilicon社でマーケティング担当バイスプレジデントを務めるHugh Durdan氏は、「今日でも、ARMコア、周辺回路、メモリーインターフェースから成る従来型のSoCが数多く存在する。それらは、複数の処理コアを搭載するように拡張される場合でも、従来と同様にAMBA AHB（advanced microcontroller bus architecture advanced high performance bus）構成をとることが多いはずだ」と現状を語る。
このような状況に変化が訪れようとしている。ICの集積度が高まるに連れ、複数の周辺回路がそれぞれに独自のDMA（direct memory access）コントローラ、コプロセッサ、追加のプロセッサを持つことになり、その構成は極めて複雑になった。このことが理由となって、SoC内の相互接続アーキテクチャは変化を遂げつつあるのだ。CPUを中心とする旧式のバスは、チップの機能ブロック内でのみ用いられるようになり、それに代わって、マルチバスや、専用のポイントツーポイント接続、オンチップネットワークが使用される例が増えてきた（図1）。こうした変化において問題となることの1つは、アーキテクチャの構成方法である。
また、チップ上の処理ノードの数、ならびに、それらのノードが生成または処理するデータ量とデータの種類は増える一方である。それに伴い、帯域幅を増やしたいという単純な要求が表面化してきた。9層にも及ぶメタル配線と統計的タイミングツールを活用することにより、マルチマスターバスの帯域幅を任意に設定することも不可能ではない。しかし、特にDFM（design for manufacturing）の厳しい制約に基づいた設計においては、複雑なレイアウト、シグナルインテグリティ解析、消費電力の削減、複雑さを解決するためのコストといったことを考慮すると、この方法を採用するのは現実的ではない。
こうしたことから、どのようなツールを利用すればよいのかということがもう1つの問題として浮上する。アーキテクチャの変化がもたらすインパクトは大きく、多くの設計者は、既存のツールではこの状況に対応できないのではないかとの不安を抱いている。
実際、SoCにおける従来型のバスを構成するために用いられてきた典型的なツールは、おそらく表計算ソフトである「Microsoft Excel」だろう。これほどまでに設計が複雑でなかった時代には、バス上の各ブロックに要求される帯域幅を単純に加算し、トラフィックが最大になった場合を考慮しつつそれに少しの余裕を加えることで、必要なバス帯域幅を決定することができた。このようにして提供されるバス帯域幅は、個々のブロックの要求よりもかなり大きいので、問題が生じることはほぼあり得ないことだった。
しかし、そのような時代は終わった。英Silistix社のマーケティング担当バイスプレジデントであるDavid Lautzenheiser氏は、「もはや、帯域幅の合計を見積もっても何も得られない」と警告する。中央型バスからより複雑な相互接続（インターコネクト）アーキテクチャに急速に置き換わりつつある状況においては、システムレベルのモデリング、統計的な解析ツール、サイクル精度モデルを複雑に組み合わせた手法が必要となるのである。
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