アナログIC設計ツール最前線（3/3 ページ）

デジタル回路とアナログ回路を集積するSoCには、いまだ“決定版”と言えるような設計フローは存在しない。標準的なフローを確立するには、EDAツールの大きな進化を待つ必要がある。「手作業による設計」から技術者を解放するために、EDAベンダーはどのような取り組みを行っているのだろうか。

[Rick Nelson，EDN]

進化の方向性

　設計者がEDA企業に望むものの1つに、マルチコアプロセッサを最大限に活用可能なSPICEのマルチスレッドバージョンが挙げられる。austriamicrosystems社のMorth氏は、「複数のコアを利用できるSPICEシミュレータも存在するが、一般的にはシングルコアによってシミュレーションの対象とする回路を表す行列方程式の集合を解く方式だ」と述べる。Riener氏は、「ハードウエアはいくらでも増設することができるが、いずれは、どれだけハードウエアを追加してもそれ以上性能が上がらないという限界に達する。3週間かかるトップレベルシミュレーションを実施するつもりならば、サーバーのCPUの数をどれだけ増やしてもやはり3週間かかってしまう」と述べる。

　米Freescale Semiconductor社でアナログ/ミックスドシグナル/電源部門の全世界担当R＆Dマネジャを務めるSteven Daniel氏と、同部門の全世界担当車載IC開発マネジャのErwan Hemon氏も、より高速なシミュレータを望んでいる。Hemon氏は、「アナログ/デジタル混在チップのトップレベルシミュレーションは、時間のかかる困難なプロセスだ。最低でも1カ月の時間を要し、しかもユーザーフレンドリーな作業ではない」と述べる。このプロセスを、並列処理のサポートにより加速する必要がある。

　Freescale社の技術者は、同社独自の社内向け設計自動化ツールをいくつも利用している。それらのツールは、市販のツールでも実現できていない最先端の性能を誇るという。しかし、Hemon氏は、「社内ツールによって差異化を図ることができなくなれば、市販のツールが現実的な代替案となるだろう」と述べる。

　Daniel氏とHemon氏は、市販のツールに求める機能をいくつか挙げてくれた。例えば、低電圧CMOSトランジスタとともに高電圧トランジスタもサポートする機能、ESD（静電気放電）の影響をモデル化する機能、シリコンの欠陥率や劣化による影響を予測する機能である。Hemon氏によると、Freescale社の技術者は、ミックスドシグナルチップのアナログ部分の欠陥を検出するために、デジタル領域のIDDQ（Integrated Circuit Quiescent Current）テストに似たテスト手法を開発したいと考えているという。また、市販ツールに対し、テストプログラムの生成をサポートする機能も求めている。

　EDAベンダーは、次に何を提供しようとしているのかを具体的に示してはいないが、Cadence社のLewis氏は、「デジタルの分野では一般的なアサーションベースの手法の導入を検討している」ことを明かしてくれた。これによりミックスドシグナル設計の検証とテストを支援するという。

　Mentor社のHo氏は、「スケマティックキャプチャとシミュレーションから実装へ移る過程で、設計の意図をよりよく伝達する方法を考案中だ」と述べる。柔軟性を保ちつつ、一部の作業の自動化を容易にするための原則や指針が定められることになる。

　Chang氏は、「45nmのプロセスノードにおけるミックスドシグナル設計/実装をサポートするには、ファウンドリとEDA企業が密接に協力し、設計者が効率的にシミュレーションできるような複雑なデバイスモデルを開発する必要がある」と述べる。最後にHo氏は、「40nmプロセスになると、プリント性（printability）の問題が設計に影響を与える。メーカーは、RET（Reticle Enhancement Technology）やOPC（Optical Process Correction）によってではなく、設計段階において、よりうまくこれらの問題に対処する必要があるだろう」と指摘した。