40nm時代のIC設計アプローチ：「マスク修正なし」を実現するための方策とは？（2/2 ページ）
プロセスの微細化が進むに連れ、設計者にとって最新プロセスへの移行はより難易度の高いものとなってきている。本稿では、Altera社が40nmプロセスでのFPGA製品開発で実践したアプローチを例にとり、最新プロセスへの移行をスムーズに実現するためのポイントを紹介する。
無視できない「局所ばらつき」
1つ目は「プロセスばらつき」である。半導体メーカーにとってプロセスばらつきの存在は常識であり、これまでもチップレベルでこれに対処してきた。モンテカルロ法による統計的シミュレーションを利用し、トランジスタの特性ばらつきが3σ（標準偏差の3倍）以内に入れば正常に動作するようにするという考え方に基づいてチップを設計/製造していた。しかし、この手法が有効なのは、ウェーハ間の製造ばらつきとウェーハ内のチップ間ばらつきに対してのみである。
40nmという微細なプロセスでは、個々の原子がどのように分布するかによって、計測可能なほどの特性の違いが現れる。40nmプロセスのトランジスタでは、ゲート絶縁膜の厚みはわずか数個の原子層の分しかない。そのため、トランジスタのチャンネルに注入された不純物原子（ドーパント）がチャンネル内に均一に分布しているとは見なせなくなる。いわば、皿に塩粒をばらまいた状態に近いのである（図1）。例えば不純物原子の数が50個になるように特定の領域に不純物原子を注入したとしても、実際には37個だったり、45個だったり、60個だったりする。本稿では、図1のように不純物原子が存在することによって発生するばらつきを「局所ばらつき」と呼ぶことにする。
このような局所ばらつきは、回路の動作にも局所的なばらつきを与える。これは、過去の製造プロセスではそれほど顕在化しなかった現象である。この問題に対処するには、局所ばらつきを考慮した統計的な解析ツールと統計的なモデルが欠かせない。そうしたツールとモデルを利用して、局所ばらつきの存在を前提として回路を設計することになる。
局所ばらつきを反映した正確なモデルが特に重要になるのは、高密度のメモリー回路と高性能のアナログ回路である。一方、待機電流のようなパラメータは、チップ全体で見れば平均化して扱える。
また増大するばらつきに対処するために、歩留り向上策として回路に冗長性を持たせることを始めるべきだろう。複雑さと面積が増大したチップを設計する際には、冗長性は特に重要なものとなる。大面積のチップでは、欠陥密度が少し変化しただけで、歩留まりに大きな影響が及ぶからだ。チップ内に冗長性を組み込むことにより、欠陥が存在した場合に、単純にそのチップを不良チップとしてしまうことを回避するのである。この目的での冗長性は、回路レベルのアーキテクチャとしてチップに組み込んでおく必要がある。すなわち、オプションとして追加すべき性質のものではない。
消費電力の抑制
ICの設計者は、いかに回路の消費電力を低減するかを考えなければならない。プロセスの微細化が進むと、回路の動作速度は向上し、トランジスタの密度は増大する。同時に、これらは消費電力の増加を招く。
消費電力に対する要求仕様が、処理性能に対する要求仕様よりも重要な用途は少なくない。FPGAアプリケーションの多くでは、次世代チップへの最優先の要求が消費電力を増やさずに機能を拡充することとなっている。処理性能を高めることは優先度としては2番目なのである。
消費電力を低減するための典型的な手法は、電源電圧を下げることだ。1個のダイに搭載するトランジスタ数が増大するのに伴い、チップ全体の消費電流が増大するが、電源電圧を下げることでこれをキャンセルするのである。ただし、トランジスタの閾（しきい）値電圧は電源電圧とは独立に存在するので、電源電圧を下げるとトランジスタの動作余裕が減少してしまう。局所ばらつきにより、この動作余裕がさらに狭まってしまう。そのため、電源電圧を下げる場合には、トランジスタの局所的な特性ばらつき、特に閾値電圧のばらつきを正確に見積もることがさらに重要になる。
消費電力を低減するには、電源電圧を下げること以外の手法も必要になる。Altera社では、トランジスタレベルとアーキテクチャレベルの両方で性能と消費電力の問題に対処している。
例えば、トランジスタレベルでは、トランジスタの閾値電圧を上げると、スイッチング速度は遅くなるものの、リーク電流は減少する。またトランジスタのチャンネル長を長くするとスイッチング速度は遅くなるものの、スイッチングに伴って消費される電流が少なくなる。このほかにも数多くのトレードオフが存在する。
アーキテクチャレベルでは、回路単位で消費電力と性能のトレードオフについて検討する。ASICの設計では、この種のトレードオフは回路単位で解消する。要求性能の観点から分析を行うことで、クリティカルパスを同定して高速なトランジスタを割り当てるのである。一方、クリティカルでない回路には低速かつ低消費電力のトランジスタを配置する。
それに対し、FPGAではクリティカルパスがあらかじめ定まっているわけではない。回路をプログラミングして、初めてクリティカルパスが決定する。ASICとは異なり、トレードオフ要因が変化するケースがあるということだ。それに対する対策手法の1つが、バックゲートに逆バイアスを印加することである。それによりトランジスタの閾値電圧が上昇するので、消費電流を削減できる。動作速度と消費電力を最適化するプログラムによってバックゲートへのバイアス条件を自動的に調整できる設計ツールを利用することになる。
アナログ回路に適した素子の開発
最後に、ミックスドシグナル回路（アナログ/デジタル混在回路）における設計上の課題について述べよう。
現在では、数多くの半導体チップで高速トランシーバが必要となっている。デジタル回路が主体のチップでも、高速シリアルI/O回路のようなアナログ回路と高周波回路を混載する例が増えてきた。高速シリアルI/O回路に求められる性能を実現するには、高速アナログ回路の設計に適した回路素子を使いたい。しかし、高速アナログ回路に最適な素子の条件は、高速デジタル回路に最適な素子の条件とは両立しないことが多い。このことは、製造プロセス技術が微細化するに従ってより顕著になる。
この問題に対処するには、プロセス開発の初期段階からファウンドリ企業と緊密に連携して、高速アナログ回路における主要な部品を最適化しておくことが重要になる。テストチップに十分な量のアナログ部品を搭載しておくことで、精度の高いシミュレーションモデルを得ることができる。例えばテストチップに高速トランシーバの1チャンネル分の回路全体を載せれば、配線の接続による寄生素子の影響を評価することができる。寄生抵抗、寄生容量、寄生インダクタなどをモデル化し、設計した回路が良好に動作するか否かを確認するのである。テストチップを利用すれば、必要なアナログ部品を事前に定義しておくことができる。加えて、そのアナログ部品の特性を事前に把握できる。その結果、最終的な設計データとのズレを最小限に抑えることが可能になる。
以上、本稿では40nmプロセスにおけるIC設計のポイントについて説明した。局所ばらつきへの対処、消費電力に関するトレードオフの解消、高性能アナログ回路の準備の3つに、テストチップを使った評価を組み合わせることで、40nmプロセスで設計した半導体チップをマスク修正なしに動かせるようになる。この開発手法は、40nm以降のプロセスノードにも適用できるだろう。
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