バックエンドのタイミングクロージャー問題の解消法：フロントエンドでの“最良の選択”が鍵（2/2 ページ）

昨今、チップ設計は複雑性が増し、設計期間は長くなっています。特に、タイミングクロージャー問題が、設計期間を延ばし、最悪の場合、タイミングを収束できずチップ設計自体が中止になる場合があります。そこでチップ開発終盤のタイミングクロージャー問題を回避する方法を提案します。

[K. Charles Janac（Arteris），EE Times]

チップ設計の初期段階におけるタイミングクロージャー問題の発見と解決

　SoC設計のような、複雑で連続的なプロセスでは、問題の発見が早ければ早いほど解決にかかるコストが少なくて済みます。したがって、後のRTL開発や配置配線フェーズではなく、もっと前のSoC設計フェーズで潜在的なタイミングクロージャー問題を解決するのがベストです。複雑なSoCの配置配線（P&R）フェーズまでタイミングクロージャーの作業を先送りする設計チームは、自分たちのプロジェクトを、数日間または数週間に及ぶP&Rイテレーションを実行しなくてはならないリスクにさらしているといえます。こうした余分な作業はコストがかかる上にスケジュールの遅れにもつながり、それが原因で重要な市場機会を逃すことさえあります――そうなれば、それまで市場で得てきた利益も、市場での勢いも失われます。

　バックエンドでのタイミングクロージャー問題を回避するために、自らの設計フローに新しい方法を取り入れたい設計者やアーキテクトは、次の3つの機能を評価すべきです。

1. IPのリストおよびそのIPコネクタのパラメーターに基づくフロントエンドでのメタフロアプランの自動生成。これにより、IPコネクター／ソケットの場所が分かり、したがってインターコネクトの接続距離も分かります。
2. メタフロアプランからのIPブロックソケットの場所に基づくインターコネクトIP RTLの自動配置。
3. タイミングクロージャーを実現するためのパイプラインの自動オン機能。

　これらの機能がチップ設計チームによって実装され、成功を収めています。これらの機能は、アーキテクトとバックエンド配置配線チームが、市場への製品投入を遅らせるタイミングクロージャー問題を回避する助けとなっています。タイミングクロージャーに及ぼす影響を知った上でチップアーキテクチャを作成できれば、より複雑なSoCを設計する一方で、バックエンドのタイミングクロージャー問題が設計フローの最終段階で見つかることによってスケジュールが遅れるリスクを減らすことができるのです。

筆者プロフィル

K. Charles Janac氏

米国に本社を置くインターコネクトIPベンダーであるArterisの会長、社長兼CEOを務める。

　20年に及ぶキャリアはEDA、半導体資本設備、ナノテクノロジ、産業用ポリマー、ベンキャーキャピタルなど多岐の分野にわたる。