LVDS PHY製品と伝送路の設計（その1）：高速シリアル伝送技術講座（6）（5/5 ページ）

LVDS PHY（物理層）製品を使用する上で必要な一般的な知識とともに、伝送路の設計方法について詳しく解説していきます。

[河西基文（ザインエレクトロニクス），EDN Japan]

差動配線の特性インピーダンスと計算

　100Ωや90Ωなど、目標の差動特性インピーダンスが決まったら、PCBメーカーに対して特性インピーダンスを指定します。PCBメーカーは層間の厚さhと銅の厚さtが決まっている場合は線幅wと線間sを調節して指定の差動インピーダンスを決めています。その際、差動間の距離sが線幅wよりも小さい、電磁気的な差動結合が強い配線を指定しましょう。sが小さい差動配線では、差動の結合が強く自分自身で＋と−の差動間スキューを吸収し、放射ノイズも低減します。sを小さくすることで希望の特性インピーダンスよりも低くなる場合は、層厚hの変更も検討しましょう。層厚hを大きくすることで、コモンモードインピーダンスを上げることができ、差動インピーダンス（Zdiff）をコントロールできます。

　s、w、h、tの各寸法と比誘電率εrの値が分かると、エッジ結合の差動インピーダンスのおおよそを把握することができます。

　下記式より、まずh、t、wの寸法から（a）のシングルエンドZ0を求め、次に（b）のsとhを使用しZdiffを求めます。

（a）シングルエンドZ0

（b）ディファレンシャル Zdiff

　実際の測定値と計算値は通常、乖離（かいり）があります。基板メーカーは実測値から各パラメーターの特性インピーダンスに対しての影響を把握し、基板製造に適応させていますので、sの条件も含めて特性インピーダンスを指定しましょう。またインサーションロス特性（減衰特性）についても、誘電正接や表面粗さのパラメーターが追加されるため、調整を行わないと電磁界シミュレーションなどの結果と実際の測定値には乖離があります。

比誘電率（εr）と誘電正接（tanδ）

　Z0の式には比誘電率εrが使用されていますが、表4のように使用する材質により比誘電率は異なるため、特性インピーダンスが変わります。

　また誘電正接(tanδ）は、上記の特性インピーダンスを求める式では使用していませんが、伝送損失は式（c）の誘電損失と表皮効果などによる導体損失があり、誘電損失では周波数に対して掛け算の係数で使用されているように、ロスに対して大きく影響するため、誘電正接が大きい材質を使用した伝送路では単位長あたりのインサーションロスが大きくなります。

（c）伝送損失（インサーションロス）

表4：各種誘電体の比誘電率と誘電正接

誘電体（材質）	比誘電率 εr	誘電正接 tanδ
空気	1	0
テフロン	2.1〜2.5	0.002〜0.0002
ポリエチレン	2.2〜2.4	＜0.0005
ポリイミド	2.8〜3.5	0.02〜0.004
FR-4 ガラスエポキシ	4.1〜5.3	0.02〜0.002
メグトロン4	3.8	0.005
メグトロン6	3.4〜3.7	0.002〜0.0015

　今回はLVDS物理層製品とその使用方法、LVDS伝送路設計について説明しました。次回、連載第7回も引き続き伝送路設計とデバイス使用の際の注意点について説明していきます。

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【参考文献】
・ギガビット伝送システム開発力強化集中講座 CQエレクトロニクスセミナ2012 講演資料 河西基文．
・ナショナルセミコンダクタージャパン株式会社　LVDSオーナーズマニュアル 第3版／第4版

筆者Profile

河西基文（かわにし　もとふみ）／ザインエレクトロニクス シニアエキスパート

　ナショナルセミコンダクタージャパンやジェナムジャパンなど、25年にわたり高速通信系半導体の製品開発・サポートおよびマーケットの開拓に従事。伝送路を含んだ半導体の高速設計手法が確立されていない時代に、LVDSオーナーズマニュアルの作成など、同マーケットの成長・普及に寄与してきた。

　現在は日本のSerDes製品開発の先駆者的存在のザインエレクトロニクスで、プロダクトマーケティング・開発支援や人材育成などを行っている。