AI用SoCの開発を高速化する「NoCタイリング」：SoC設計の新たなトレンド（2/2 ページ）

AIアプリケーション向けSoC（System on Chip）の開発を高速化し、容易にする「NoC（Network on Chip）タイリング」手法について解説します。

[Andy Nightingale（Arteris），EDN]

NoC対応タイリング

　「NoC対応タイリング」という言葉は、SoC設計における新たなトレンドを指し、この進化的なアプローチは、実績のある堅牢なNoC IPを使用することで微細化を容易にし、設計時間を短縮し、テストを高速化し、設計リスクを低減します。

　NoC対応タイリングは、従来通り設計者が1つのPEを作成するところから始まりますが、NoCツールを使ってPEを自動的に複製し、NoCを生成し、PE内のNIUをコンフィギュレーションすることができます。設計者はアレイの必要な寸法を指定するだけでよいのです。

図3. NoC対応タイリング 出所：Arteris

　この"correct by construction"アプローチは、アレイの生成プロセスを劇的に高速化するだけでなく、人為的なエラーの可能性を排除します。また、設計チームは、SoC開発プロセスの早い段階でPEに対する変更要求に迅速かつ容易に対応することができ、さらに派生デザインの作成を含め、微細化や設計の再利用が非常に容易になります。

進化する市場

　Arterisは、市場を形成するリーダー企業各社とともに、進化するIPとSoC設計の課題に取り組んでいます。Arterisは、顧客が現在開発中のAI SoC設計の分析に基づき、今日のAIにおける主要な垂直方向と水平方向でのソフトタイリングの相対的な使用状況を決定しました。これは図4に示されており、円の面積はアプリケーションのユースケースの相対的な数を反映しています。

図4. 今日のAIにとって重要な垂直方向と水平方向のNoC対応タイリング 出所：Arteris

まとめ

　数十億トランジスタのSoCを設計するには時間がかかり、多くの課題があります。

　SoCデバイスの中には、AIアプリケーション向けなど、PEのアレイで構成されるNPUのような機能を含むものもあります。NoC対応タイリングは新しいトレンドであり、サポートするソリューションは少ないですが、ArterisのNoC IPはその一つとなっています。

筆者紹介

Andy Nightingale：Arteris プロダクトマネジメント・マーケティング担当副社長。ハイテク業界で37年以上の経験を持ち、そのうちの23年間はArm社でさまざまなエンジニアリングやプロダクトマネジメントの職務に従事。