周波数をN＋1で除算する分周器：Design Ideas 信号源とパルス処理

高いクロック周波数で使用しても、デコード・スパイクが発生しないN＋1分周器を作成する。

[EDN Japan]

　通常、デジタル方式の周波数分周器は、複数段のフリップフロップを使って構成する。Qピンを後段のDデータ入力ピンに接続する。こうした構成を採ることで、入力段にフィードバックする信号に必要なバイナリー波形が得られる。段数をNとすると、2^Nより小さな任意の整数での分周が可能だ。この構成の分周器ならば、100以上の周波数を選択できる。しかし入力クロック周波数が使用する素子の限界に近づくと、デコード・スパイクが発生するという問題が生じる。このような波形をクロック信号やストローブ信号といった主要な信号に使うのは避けたいところだ。

図1　N＋1分周器
高いクロック周波数で使用しても、デコード・スパイクが発生しないことが特徴。NORゲート回路を導入することで、適切なスタート動作を実現した

　図1に示した回路は、リング構成を採用した分周器である。バイナリー・シーケンスを得るために、各段でQピンとDピンを結線した。Qピンは使わない。この回路は、N+1でしか分周できないが、同じフリップフロップを使う通常のバイナリー分周器と比べると、クロック周波数が高くても、スパイクがない波形を得ることができる。

　カスケード接続したフリップフロップ「74xx174」の最終段にあるQピンとDピンを接続すれば、このループはシフト・レジスターによるリング・カウンターを構成することになる。しかしこのままでは、電源投入時やリセット・ピンを接地に落としたときに、すべてのQ出力がローレベルになり、クロック信号を供給してもローレベルのままで変化しない。

　この問題を解決するには、ループに遅延を与えるためにNORゲートを挿入すればよい。これで分周器は電源投入時から正しく動作するようになる。NORゲートは、すべての段から一度に入力を得ることになり、従ってこの回路は並列キャリー型のカウンターとして動作するからだ。図1ではリセット・ラインは省略した。NORゲートの出力は、Qピン出力と似ているが出力としては使えない。

図2 動作の様子
図1に示したN＋1分周器の各点における動作波形を示す。C区間はNORゲートの遅延を示す拡大図である

　図2は、分周器のタイミング・チャートである。A点以前は、D0とQ出力はスタート・アップ状態にあり、第1と第2のクロック入力の到着を待っている。電源投入時やリセット時においては、Q出力はすべてローレベル、D0はハイレベルになる。第1クロックの立ち上がりエッジで、D0はローレベル、Q0はハイレベルに変わる。B区間では、Q0から始まる繰り返しシーケンス、C区間では拡大したタイム・チャートを示す。ここでは、クロック信号が立ち上がってから、Q2が降下していることに注意してほしい。その後、Qがすべて低レベルになってから、少し遅れてD0が立ち上がる。こうすることで繰り返しシーケンスを可能にしている。

　この後にD0がQ0を立ち上げるには、次のクロック信号の立ち上がりが必要である。このため追加のタイム・スロットが発生し、結果としてこの回路はN+1分周器として機能することになる。NORゲートによる伝搬遅延は、ほとんどの標準論理ICで10ns程度、FシリーズやSシリーズの標準論理ICで5ns以下である。

　非同期カウンター「74xx90」を使った1/5分周器の出力波形には、明らかなデコード・スパイクが観測される。これに対して、ここで紹介したN+1分周器はスパイクを発生せず、高いクロック周波数で動作する。

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※本記事は、2008年7月29日にEDN Japan臨時増刊として発刊した「珠玉の電気回路200選」に掲載されたものです。著者の所属や社名、部品の品番などは掲載当時の情報ですので、あらかじめご了承ください。
「珠玉の電気回路200選」：EDN Japanの回路アイデア寄稿コラム「Design Ideas」を1冊にまとめたもの。2001〜2008年に掲載された記事の中から200本を厳選し、5つのカテゴリに分けて収録した。