第41回　システムの要求に応える28nmFPGA（その1）～高速シリアル伝送設計のためのトランシーバ・ツール・キット～：FPGA Insights

FPGAの応用分野と需要が拡大していることは、これまでも本コーナーで述べてきた。それは、FPGAユーザーがさまざまなシステムの要件に最適な「性能/機能」や「消費電力」、「コスト」を実現できるチップや「開発環境」を、比較的容易に手に入れることができるようになってきたからではないだろうか。本稿では最新の28nmFPGA製品と、FPGAの高速シリアル伝送設計を効率よく行うための「トランシーバ・ツール・キット」について解説する。

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選択肢が広がるFPGA製品

　最新FPGA製品は、製造プロセスが28nm世代に突入している。微細プロセス技術の進展により、FPGAの用途は高い性能を必要とする分野から、低いシステムコストと消費電力を重視する分野まで、対応可能な領域を広げている。例えば、アルテラは28nmFPGA製品として、最高のバンド幅を提供するハイエンドの「Stratix® V」、性能、消費電力、コストのバランスを考えたミッドレンジの「Arria® V」、最小のシステムコストと消費電力を可能とするローエンドの「Cyclone® V」を用意している。これによって、FPGAユーザーはシステム開発に最適なFPGA製品を選択できるようになった。

　Stratix Vは、最大28Gbpsトランシーバを搭載し、1067MHz DDR3 DIMMのサポートやPCIeGen3のハードウェアIP実装など、バンド幅を最大化するための機能が盛り込まれている。これは、40GbE/100GbEスイッチをはじめとする最新の基幹系通信装置などに要求される仕様を実現するために開発されたFPGAである。

　Arria Vがサポートするトランシーバの消費電力は、データレート10Gbpsで135mW以下、6Gbpsだと100mW以下と小さく、スタティック消費電力なども最小化する工夫をしている。このことで、「チップ全体の消費電力を10W未満に抑えたい」という顧客の要求事項を満たせるように開発したFPGAである。リモート無線ユニット、放送業務用カメラ、ビデオ・スイッチャーといった用途に適している。

　Cyclone Vは、消費電力が5W以下で、システムコストも重視するニーズに応えるFPGAである。最大300K LE(ロジックエレメント)相当のロジックを実装し、データレート5Gbpsまでのトランシーバ、DDR3やMobile DDRなどに対応するハード・メモリ・コントローラIPなどをサポートしている。その上、前世代のCyclone IVに比べて、全体の消費電力を40％も抑えることができる。このため、システムコストや消費電力を重視するWDR監視カメラやハンドヘルド・プロジェクタ、暗視ゴーグルの用途に最適である。

トランシーバの信号品質を検証

　最新FPGAにおける特徴の1つは超高速トランシーバ機能をサポートしている点である。例えば、Stratix Vでは、最大66個のトランシーバを内蔵し、チップ間のデータレートは最大28Gbps（GTシリーズ）と高速伝送を可能とした。このように信号が高速に伝送されるために、伝送路などにおける信号品質の劣化は、システムの誤動作を引き起こすなど、大きな問題となる。

　こうした信号品質に関連する問題点を早期に発見し、解決するためのツールがFPGAベンダーやサードパーティから提供されている。例えばアルテラの場合は、評価や早期解析、設計/配置配線などの工程で用いられるツールとして「I/O Simulation Models」や「Pre-Emphasis Equalization Link Estimator（PELE）」、「High-Speed Toolkit Estimator and Simulator」などがある。本稿では、検証/デバッグの工程で活用できる「トランシーバ・ツール・キット」について、その概要を紹介する。

　トランシーバ・ツール・キットは、設計者がプリント配線板上で動作しているトランシーバの制御やテスト、あるいは回路内の信号品質解析のための制御/テストを行うためのデザイン生成を支援するツールである。設計者は、最適なリンク動作を行うためのPMA（Physical Medium Attachment）設定の制御や、PRBS（Pseudo Random Binary Sequence）パターンの生成およびチェックが可能である。

「EyeQテスト」や「ビット比較テスト」

　トランシーバ・ツール・キットの機能について、その概要を表1に示す。特に、Stratix V搭載キットに対応した「EyeQテスト」機能は、イコライズされたアイ・ダイアグラムの高さと幅を再構成するため、最適なPMA設定を選択することが可能である。「ビット比較テスト」機能は、完成したハードウェアシステムで転送しているデータを検証することができる。この機能もStratix V搭載キットのみに対応している。

図1：トランシーバ・ツール・キット機能概要

　ここからは、トランシーバのデバッグについて、その作業フローを簡単に紹介する。図1は、アルテラが推奨する作業フローの一例である。デバッグを行う前に、ボードのセットアップを行う。特に、ボードに電源を投入してFPGAのコンフィギュレーションが正常に行われたかどうかを確認し、テスト対象との接続が正しく行われていることを確認しておく。

図2：代表的な作業フローの一例

　図２の「リンクの生成」工程においては、デザイン内のチャネルが自動的に検出され、リンクされた「トランスミッタ・チャネル」と「レシーバ・チャネル」が画面上に表示される。デフォルトでは、同じチャネルのトランスミッタとレシーバ間でリンクが生成されることになっている。

　「BER（Bit Error Rate）テスト」工程では、画面上でプリ・エンファシスやDCゲインなどを設定する際に、それぞれ最小値と最大値を選択する。そして実行される組み合わせ数や自動スイープを停止する条件などを設定して実行する。画面の下部にあるレポートボタンをクリックすれば、テストの途中あるいはテストが完了した時点で、レポートが作成される。このレポートは“csv”フォーマットでデータを出力することができる。

　「DFE（Decision Feedback Equalizer）テスト」工程では、まずDEFをオフの状態で自動スイープを実行し、BERが最もよい設定をプリ・エンファシスやDCゲインに反映させる。その次に、DFE設定を自動スイープして、最もよいBERを探す、という2段階の作業を行うこととなる。

　「EyeQテスト」では、自動スイープを行い、スイープ完了後にバスタブ・カーブが自動的に表示される。このカーブから、あるエラーレートにおけるアイの開口率を求めることができる。

まとめ

　本稿では、トランシーバ・ツール・キットの概要や作業フローを簡単に紹介した。このトランシーバ・ツール・キットを活用することで、どのようにデータを高速伝送したらよいかを事前に検証することができる。この結果、28nmFPGAでサポートされている高速トランシーバの設計と実装の期間を短縮でき、製品の早期市場投入が可能となる。