デルタシグマA-Dコンバーターって何？：アナログ設計201（1）（2/2 ページ）

[美齊津摂夫，ディー・クルー・テクノロジーズ]

24ビットΔΣADCでは何が「24ビット」なのか

　このブロック図のコンパレータのレファレンスと積分した結果が一致するようにフィードバックがかかっていて（つまり、制御理論ですね）、その過程であるデジタル値を重要な情報として出力していることを理解しました。

　SAR式のADCのようにDACを使って微小なアナログ値を頑張って作らなくても良いことや、積分器とコンパレータだけで回路が簡単になるなど、いろいろとメリットにつながっているのですね。

　ところで、SAR-ADCには分解能というスペックがあり、それに見合った回路（16bitのDACなど）が搭載されています。例えば、24bitのΔΣADCではどの部分が24bitに相当するのでしょうか？

　デジタルフィルタ出力が24bitに相当するというのが答えです。実は、ΔΣADCは他のADCとは異なり、必ず、デジタルフィルタとの組み合わせで使う必要があります。ΔΣADC自体はコンパレータ出力として1-bitが多いですが、その代わり、入力信号帯域よりはるかに高いクロックスピードで変換されます。

（解説）　上記のHPにあるように、高域部に量子化ノイズが集中しているので、デジタルフィルタで高域のノイズをカットすることで精度がどんどん上がってきます。ΔΣADCは、アナログ部の低ノイズ、ノイズシェーピングによる量子化ノイズの周波数分布変換、デジタルフィルタによる高域ノイズカットと、アナログ、デジタルの合わせ技で精度を確保していく、ミックスドシグナルの代表的な回路であると言えます。

　デジタルフィルタ出力が24bitに相当するということは、シリアルの24bitになるのでしょうか？　また、デジタルフィルタではどんな処理をするのが一般的なのでしょうか？

　入力されたアナログ信号に対して、はるかに速いクロックスピードでデジタル値に変換していますが、このデジタルフィルタが重要な役目を担っているように思いますので、深く理解したいです。よろしくお願いいたします。

　ΔΣADCの1-bit出力がクロックスピードを落としながら、24-bitに拡がると考えてください。ΔΣADC出力をデジタルローパスフィルタに通すことは、ADC出力を平均化するのと同じになります。

　例えば、ADC出力の時間方向の1024-bitを平均化して表現することを考えると、少なくとも10-bitが必要になります。同様に、平均化のbit数をさらに広げる（＝デジタルローパスフィルタのカットオフ周波数を下げる）と、さらにbit数が向上する、というイメージで捉えてください。

（解説）　ただ、クロックスピードがΔΣADCと同じ速さのままだと、多ビットのデジタル回路を高速で動かすことになり実現が難しくなります。ローパスフィルタを通すことは帯域が狭くなるため、クロックスピードは下げられます（サンプリング定理を思い出してください）。

　従って、デジタルフィルタ出力では、bit数が拡がる、かつクロックスピードを落として出力します。デジタルフィルタは、構成がシンプルかつ高域減衰がある程度稼げるCICフィルタを用いて、ΔΣADCの量子化ノイズを減衰し、クロックスピードを落とし（これをデシメーションと呼びます）、フィルタの減衰特性を急峻にできますが、構成が複雑なFIRフィルタを用いてADCの量子化ノイズを極めて小さくするような、構成が使われる事が多いです。

　1bitの結果を得るのにもコンパレータ出力結果を時間をかけて平均して1bitを得ているので、高い精度が得られるのですね。

　例えば、24bitのΔΣADCでは、この平均化を24bit分実施しているのでしょうか？　24bitは、16,777,215と非常に大きな数字になりますが、例えば、音声信号の10kHzを24bitΔΣADCで変換したときは、コンパレータ出力では、16M×10k=160G bpsもの速度になってしまうのですが、これは何か考え方が間違っているのでしょうか？

　ΔΣADCは24bit精度を得るために、24bit分（16,777,215回）の平均化を行っているわけではありません。以前説明した、ΔΣADCのノイズシェーピングの特性をうまく用いて効率良く精度を上げています。

（解説）　ノイズは高域側に集中して、低域側にはわずかにしかないので、数十〜1000程度の平均化を行うことで、低域側の非常に小さいノイズのみしか残さないことができます。ΔΣADCは、少ないアナログ回路と小規模のデジタル回路を組み合わせて、効率よく、高精度が得られるシステムと考えることができるのです。

まるで魔法？ ノイズシェーピングとは

　そうなのですね。24bit分の平均化を行っているわけではないのですか。

　そうなると、このノイズシェーピングというΔΣADCの特徴が鍵になるのですね。

　ノイズ（このノイズには量子化ノイズも含まれるのですよね？）を高域側に集中させ、低域側にわずかにしか残さない、この魔法のような機能についてもう少し詳しく知りたいです。

　デルタシグマとは差分を検出して積分するから、Δ（差分）Σ（積分）と呼ぶと教えていただきました。この回路構成が、ノイズを高域側に追いやる効果を持っているのだと思うのですが、なぜこのような回路構成にすると、ノイズシェーピングという効果が得られるのでしょうか？

　フィードバックシステムの特徴をうまく利用したものです。フィードバックシステムの構成は一般的に入力信号 → 入力信号と出力信号の差分（エラー成分） → 増幅 → 出力、という構成です。以下で詳しく解説しましょう。

（解説）　ここで、出力に擾乱（E）が加わっても、増幅器のゲインをAとした場合、フィードバック構成により擾乱（E）は、

　1/(1+A)×E

と（1+A）分の1に減少されます。積分回路は低域ほど大きなゲインを持たせることができるため、低域側の擾乱（ノイズ）は小さくなり、不要な高域側は増幅器のゲインが小さくなり、ノイズが大きくなるということです。

　もし、低域から数十M〜数GHzまで高ゲインかつ位相が遅れないアンプが存在すれば、ノイズシェーピングの助けを借りずに、ノイズが小さいΔΣADCが実現できるのですが、今の素子では物理的に難しいのです。

　なるほど、この増幅器（ΔΣのΣの部分）がノイズシェーピング（魔法のような機能）の元になっているのですね。

　ところで、24bitのΔΣADCの場合、24bitのバイナリーデータが出てくるわけではないと、今までの会話で理解しているのですが……。では、どんな意味を持ったデジタルデータが出てくるのか。元のアナログ信号に戻すには、どういった処理が必要になるのか。いろいろと気になることが出てきます。

　いいところに気が付きましたね。データ処理などのさらなる解説は、次回の機会に解説しましょう。