高速クロックの逓倍回路：Design Ideas 信号源とパルス処理

理論上では、同期クロックの逓倍（ていばい）は簡単だ。しかし、周波数が高いクロックを逓倍する場合には高い周波数に対応したVCOを入手しなければいけない問題が生じる。今回はその問題を解決する回路を提案する。

[Lukasz Sliwczynski（University of Mining and Metallurgy），EDN Japan]

　理論上では、同期クロックの逓倍（ていばい）は簡単だ。2つの分周回路を有するPLL（phase locked loop）を使えば容易に実現できる。1つの分周回路はVCO（voltage controlled oscil lator）のすぐ後ろに入れて、もう1つは位相検出器の入力に直接接続する。こうした構成を採れば、クロックをどのような割合でも逓倍できる。

　しかし、周波数が高いクロックを逓倍する場合には問題が生じる。一般的なPLL IC、例えば74HC/HCT4046やNE564などは高速のクロック信号に対応していない。それぞれに周波数の制限があり、NE564の場合は最大60MHzである。米Xilinx社が販売しているCPLDやFPGAのような高速のプログラマブル・ロジックを使用すれば、ほとんどのPLLサブ回路を実現できる。しかし、高い周波数に対応したVCOを入手しなければならないという問題が残る。こうした問題を解決する方法は2つある。1つは、高周波回路の専門メーカーにVCOを注文すること。もう1つは自分で作成することである。前者は高くつく。後者は専門的な知識を必要とし、経験のない設計者は挫折する可能性がある。そこで、もう1つの可能性として図1に示す回路を提案する。

図1：高い周波数に対応したクロック逓倍回路 （クリックで拡大）
4B5B符号化器の例。安価でかつ簡単に作成できる。

　この回路は、カナダのGennum社のクロック・リカバリーIC（IC₁）を中心に構成した。このICは400MHz程度で動作し、ECL（emitter coupled logic）ベースで設計されている。一般にこうしたICは、入力分周回路とともに、NRZ（non-return to zero）データ・ストリームからクロックを抽出するときに使う。クロック・リカバリー回路は、特殊なデジタル位相比較器を有するPLLと見なせる。位相比較器は、入力信号がハイからロー、またはローからハイに変わったときだけ、VCOの位相を調整する。今回は、この処理をクロックの逓倍回路に利用する。

　NRZデータ・ストリームの代わりにデューティー比が50％の信号をクロック・リカバリー回路に入力すると、この回路は0、1がN回連続するパターンと認識し、このパターンに合わせた波形を生成するようにVCOを制御する。この結果、入力周波数の2倍の周波数が得られる。VCOのフリーラン周波数を、必要とする出力クロック周波数に近くなるように設定することで逓倍係数を設定できる。必要としない倍数や係数でクロック・リカバリー回路がロックすることを避けるため、VCOのチューニング範囲は狭くしておく。

　この回路は、4B5B符号化器にも応用できる。4B5B符号化器では、例えば100MHzのマスター・クロック信号から125MHzの信号を作るとする。すなわち逓倍数は5/4である。これを実現するためには、まず100MHzのクロック信号を8分周し、次に10倍する（今回提案した回路では、偶数倍の係数しか実現できないことに注意）。図2には生成した波形の例を示す。

図2：波形の例 （クリックで拡大）
図1に示したA、B、Cの地点における波形である。

　回路動作について説明する。まず3.3V動作のCPLD（IC₂）を使って、符号化器以外の回路、すなわち論理レベルのマッチング回路を構成する。抵抗R₃とコンデンサーC₃、C₄はループ・フィルターである。抵抗R₄、R₅で、VCOのフリーラン周波数を設定する。図1の回路は簡単に作成できる。唯一、難しいのはVCOのフリーラン周波数の初期設定である。これは125MHzに近づけなければならない。この設定は、R₂を短絡してオシロスコープで出力波形を観測しながら、可変抵抗器R₅を調整することで実行する。

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※本記事は、2008年7月29日にEDN Japan臨時増刊として発刊した「珠玉の電気回路200選」に掲載されたものです。著者の所属や社名、部品の品番などは掲載当時の情報ですので、あらかじめご了承ください。
「珠玉の電気回路200選」：EDN Japanの回路アイデア寄稿コラム「Design Ideas」を1冊にまとめたもの。2001〜2008年に掲載された記事の中から200本を厳選し、5つのカテゴリに分けて収録した。