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» 2007年12月01日 00時00分 公開

さまざまな方向性で進化するDC-DCコンバータ――本誌主催『パワーマネジメントセミナー』から(2/2 ページ)

[EDN]
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電源設計者に求められる高度なスキル

 スイッチングレギュレータで用いるMOS FETをテーマとした講演も行われた。ドイツInfineon Technologies社のAIM事業本部 シニアアプリケーションエンジニアを務めるJens Ejury氏は、電源回路のパワー段をディスクリート構成にする場合と、統合チップを用いる場合のメリット/デメリットについて説明。その上で、同社の最新MOS FET製品の特性や、寄生素子の影響、温度の影響などについて、シミュレーション結果や実測結果を交えながら解説した。

 同氏によれば、例えば、MOS FETのソース側、ゲート側に寄生する数ナノヘンリーのインダクタンスにより、効率は数パーセントも変化するという。しかもその変化は、図Aのように複雑な傾向を示す。こうした例を交えながら、「電源回路で最大の効率を得るには、このような事実をしっかりと把握した高度なスキルを持つ技術者の手による基板の設計が重要だ」(Ejury氏)と指摘した。

図A 寄生インダクタが効率に及ぼす影響 図A 寄生インダクタが効率に及ぼす影響 

FPGA用POLコンバータの要件

 ベルニクスのセッションでは、同社代表取締役社長の鈴木正太郎氏により、『FPGAの電源に適した超小型/高速POLコンバータ――最新製品動向から評価/活用の方法まで』と題した講演が行われた。その冒頭で同氏は、プロセス技術の微細化に伴って生じてきた電源に関する課題として、「FPGAの低電圧化と大電流化への対応が重要だ」と指摘した。FPGAの製造プロセスが65nm、45nmと進んでいくと、電源電圧は1.1V〜0.9Vで許容変動範囲は数十ミリボルトのレベルとなる。これほどまでに電源電圧が下がると、電源システムに求められる要件も大きく変化してくる。例えば、従来の一般的なPOL(point of load)コンバータでは過度な負荷変動があった際の出力電圧の応答時間は数十マイクロ秒程度であった。しかし、このような応答時間が原因で、微細プロセスで製造したFPGAが誤動作するといったことが起こり得る。最先端のFPGAのために用いるPOLコンバータとしては、大きな負荷変動が生じた際の応答特性として、「200ns以下程度の値が必要」(同氏)だという。これを実現するには、単純なPWM方式では不十分であり、ヒステリシス制御方式なども併用する必要がある。

 鈴木氏は、「それ以外にも、90%以上の高効率、30mVpp以下のリップルノイズ、1%以下の出力電圧設定精度といったことを満たす必要がある」と説明した。その上で、基板設計上の注意点として、「POLコンバータの負荷側に付けるコンデンサの容量値はあまり大きくしない」、「POLコンバータの出力端と負荷端の配線は極力短く、太くする」、「付加コンデンサは広域にわたって低インピーダンスのものを選ぶ」、「リモートセンシングは用いないで、POLコンバータとFPGAは極力、隣接配置する」といったポイントを挙げた。

(飴本 健)

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