電源システムハードウェアのソフトマネジメント：アナログとデジタルの長所生かして解決（1/3 ページ）

プロセッサの電源電圧が1V未満になるなど電源システム設計はより複雑で高度になっている。そうした電源システム設計をより簡便にするデジタルマネジメント技術が登場しているが、出力精度などはアナログマネジメント技術に劣る。そうした中で、デジタル／アナログ双方の長所を生かしたパワーマネジメント技術に注目が集まっている。

[Pinkesh Sachdev（Linear Technology），EDN Japan]

　ASIC/FPGA/マイクロプロセッサを搭載するデジタルボードの電源システムの設計者がソフトウェアに関わるエンジニアに多少の嫉妬を抱くのも、ソフトウェア開発チームに次のような利点があると考えたら納得できます。

• ソフトウェアコードの記述からその効果を確認するまでに掛かる時間は、数日または数週間もかかる基板ハードウェア・サイクルに比べればはるかに短い。市場投入までの期間は、コーディングとテストの生産性によって制限されることが多く、外的要因によって制限されることは少ない。
• ソフトウェアアップデートは、バグの修正やフィールドパフォーマンスの改善のために必要な場合に顧客に通知される。ハードウェアのアップデートでは基板をリコールして修理する必要がある。
• ソフトウェアエンジニアは、コードのパフォーマンスもログデータを利用してオフィスから簡単に追跡できる。パフォーマンスのボトルネックはすぐに特定され、その後の改善も迅速に行われる。オフィスの別の階では、ハードウェアエンジニアがラボで何日も電圧計やオシロスコープのプローブを取り付けた基板に取り組んでいる……
• ソフトウェアエンジニアは、モジュール単位のコア・コード・セットを1つ書けば、さまざまな顧客やマーケットのニーズに適用できる。カスタマイズしたハードウェアでは、部品と部品表（BOM）の変更が必要であり、設計がそれぞれ異なってしまうリスクを負うことになる。

電源システムのアーキテクトと設計者が直面する課題の拡大

　電源システム設計の状況は厳しさを増しています。ナノメートル級プロセスを採用したプロセッサ（ASIC、FPGA、マイクロプロセッサ、DSP）の電源電圧が1Vを切って下がり続けるのに伴い、最新デジタルボードの電源システム設計チームは一層困難な課題に直面しているのです。

　ポイントオブロード（POL）電源の許容値の要件は強化され、2〜3％に近づいています。誤差バジェットには、DC精度、リップル、負荷ステップ時のトランジェントの大きさが含まれます。0.9Vの電源の3％はわずか27mVであることに注意してください。電源電圧が低下し、さらに多数のコアがプロセッサに詰め込まれるにつれ、電流レベルが上がり、100Aを超えることさえあります。電源プレーンとグランドプレーンを通って100Aが流れるとき、プロセッサの入力での精度を数十ミリボルトに維持することは、配電ネットワーク（PDN）の困難な設計課題です。同時に、データ・センターの公共料金の額や冷却コストを下げるため、処理エネルギーをもっと効率的に利用することが求められています。

　ボードの温度が100℃に近づくにつれ、サーバのシャシーの温度は上昇しています。設計サイクルは短縮していますが、マージンテストの結果とともに、多様な市場や顧客の独自のニーズによっても、最後の最後まで設計を微調整する必要があります。複数電源を備えたボードではシーケンス制御が一般的要件になっていますが、電源の個数が20〜50個の範囲に達し、複数の電源領域に広がるのに伴い、これらの要件はますます複雑化しています。