PWM方式DAC用のリップル除去フィルタ：Design Ideas

[W Stephen Woodward，EDN]

　高分解能のD-Aコンバータを低コストで構成する方法の1つに、マイクロコントローラによって制御するPWM（pulse width modulation：パルス幅変調）出力、精密な基準電圧源、CMOSスイッチ、アナログフィルタを組み合わせるというものがある^＊1)。ところが、この構成には1つの大きな設計上の課題がある。それは、スイッチ回路の出力に生じる大きなリップル電圧をいかに低減するかということだ。

　この構成では、PWM信号の生成に16ビットのマイクロコントローラが用いられることが多い。その場合、このリップルの問題は特に厳しいものとなる。この問題は、高分解能のPWM信号を生成する回路において、16ビットのタイマ−とコンパレータによって、2¹⁶からカウントダウンしていく値に対して剰余演算が行われるため、PWM制御サイクルの周期が長くなることに起因して生じる。つまり、100Hzあるいは200Hzといった低い周波数のAC成分が発生することになり、扱いが難しくなるのである。このような低周波のリップルをアナログフィルタによって16ビット分解能にふさわしいノイズレベル（すなわち−96dB程度）まで減衰させようとすると、D-Aコンバータのセトリング時間は1sを超えることになる。

図1　PWM式D-Aコンバータ用のリップル除去フィルタ　　　

図2　D-A変換とフィルタ動作のタイミングチャート　D-A変換出力はPWM制御の1サイクル内で安定する。

　本稿では、こうした問題点のほとんどを解決することが可能な低域通過フィルタ回路を紹介する（図1）。このフィルタは、積分回路として働く差動アンプA₁とサンプル‐ホールド回路として働くオペアンプA₂とで構成するフィードバックループによって実現されており、PWM制御のサイクルT₂に同期して動作する（図2）。積分回路の時定数をPWMサイクルに等しくする、つまりR₁×C₁＝T₂が成り立つようにし、さらにサンプリング容量C₂とホールド容量C₃の値を等しくすると、データの取り込みからセトリングまでがPWM制御の1サイクル内で完了する。

　この方法では、高速なD-Aコンバータの実現は困難だが、セトリング時間を0.01sのレベルにすることが可能であり、アナログフィルタを使用する方法に比べれば100倍の高速化が図れることになる。それに加えて、このような高速化が、リップルを減衰させるために複雑な回路を用いることなく実現できることもメリットの1つだ。S₁として電荷容量の小さいものを選択し、C₃の容量値を1μF程度にすることにより、リップル電圧を容易にマイクロボルトオーダーに減衰させることができる。

　R₂、R₃による分圧回路はオプションである。これによりフィードバック電圧を分圧すれば、一般的な基準電圧源を使用した回路でもD-Aコンバータの出力振幅を柔軟に調整できる。例えばR₂＝R₃とすれば、5Vの基準電圧によって出力電圧範囲を0V〜10Vとすることが可能である。

脚注

※1…Woodward, Steve, "Combine two 8-bit outputs to make one 16-bit DAC," EDN, Sept 30, 2004, p.85