USB 3.0に潜む“わな”：簡素な仕様、複雑な実装（2/3 ページ）

[Ron Wilson，EDN]

PHYの複雑さ

　問題の多い伝送線路を用いてUSB 3.0のデータ通信を行う上で、最も重要な役割を担うのは、送信機のプリエンファシス回路と受信機のイコライザ回路である。興味深いことに、USB 3.0の仕様では、これら2つの回路の設計をチップ設計者に委ねているようだ。Synopsys社のNandra氏は、「PCIe 2.0とUSB 3.0の大きな違いの1つは、前者の仕様では、受信機の入力部でのアイダイアグラムを定義していることだ。これは、PCIe 2.0では、指定された品質の信号を受信機まで届ける必要があるということを意味する。一方、USB 3.0では信号がケーブルを通った後、アイがかなり閉じてしまい、アイダイアグラムのテンプレートを入れるだけの開きがなくなる。そのため、USB 3.0の仕様では、受信機の入力部ではなく、イコライザの出力でアイダイアグラムを定義している」と説明している。このことから、PCIe 2.0 PHYとUSB 3.0 PHYの大きな相違点は、受信機のイコライザ回路であることがわかる。

　多くの設計者が、PHYのIP（Intellectual Property）やPHYチップの品質が、USB 3.0を利用するシステムの市場における最大の差異化要因になると期待している。そのためには、イコライザの動作性能と適応性の両方が強力でなければならない。そうでなければ、USB 3.0 PHYは、同規格がもたらし得る多種多様な伝送条件に対処することができない。そのため、適応型イコライザの回路にはトレーニングシーケンスが必要になる。しかもイコライザは、民生製品の要求を満たすために、低消費電力かつコンパクトでなければならない。これらは非常に難易度の高い課題である。

　また、Nandra氏は「PCIe 2.0は、完全に同期のとられたインターフェースだ。一方、USB 3.0は、PHYにおいて送信機と受信機が非同期となるようなスペクトラム拡散を用いることが求められる」と指摘する。一方、SMSC社のPennell氏は「受信機のCDR（Clock and Data Recovery：クロック/データ復元）回路は、送信クロックを変調したスペクトラム拡散信号にアクセスすることなく、送信クロックを復元しなければならない。それには非常に柔軟なCDR回路が必要だ」と述べている。

　このような問題に対しては、PCIe 2.0における経験がチップ設計者の財産になる。米Texas Instruments（以下、TI）社でビジネス開発担当マネジャを務めるScott Kim氏は、「PCIe 2.0について正しく理解している設計チームは、9割方、従来と同様の設計でUSB 3.0に対応できる」と述べる。確かにイコライザを強化しなければならないが、回路の大部分は変わらない。例えば、5Gbpsを実現するには、PHYにおけるスループット要件を満たすためのパイプライン段数の増加と、バスのタイミングを満たすための遅延の低減との間のトレードオフについて慎重な検討を行うことになる。

　また、Kim氏は電源管理の経験の重要性も強調した。「最初のステップは、消費電力を抑えるためにすべての回路をできる限り低速に動作させることだ。例えば、受信機をいつ起動すればよいのかということを知るためには、LFPS（Low Frequency Periodic Signaling）のトラフィックを確認し続けなければならない。しかし、そのことは、受信機全体を最高速度で作動させなければならないという意味ではない。われわれは非常に少ない消費電力で動作しながらLFPSを識別する方法を見出した」と同氏は述べている。さらに、クロックゲーティングやパワーゲーティングも適用するという。

　これらの手法により、設計者は、伝送線路の要件に応じて、種々の電力レベルで送信機のプリエンファシス回路を動作させることができる。同様に、Synopsys社のUSB 3.0用IPは、受信機のイコライザにおける消費電力を、必要なイコライゼーションを行うためだけのレベルにまで低減するという。

　米PLX Technology社の外部記憶装置/USB製品マーケティング担当ディレクタを務めるJimmy Chou氏によると、「一連の課題のすべてが設計とテストの両方に対する多大な投資を必要とする要因になる」と述べる。同社は、USB 2.0とPCIe 2.0の両方の技術を確立しているが、「それでもエンジニアリングへの投資は多大なものだった」（同氏）という。「チップ設計のコストに加え、PHYにおけるイコライザのアルゴリズムの研究とテストに1年半を費やした」と同氏は明かしている。

USB 2.0との互換性

　USB 3.0の実装上の大きな課題の1つは、そのPHYがUSB 2.0と同3.0の両方のモードで同時に動作できなければならないという要件である。多くの設計チームがこの問題についてすでに検討し、「単に市販のUSB 2.0のPHY IPブロックを、新しく設計した同3.0のハードウエアの横に配置するのが最善の方法だ」と結論付けている。TI社はこの手法を採用しているベンダーの例である。ほとんどのIPベンダーもこれに従うものと考えられる。自社のライブラリにUSB 2.0のIPが存在するのだから、それを利用しない手はないという発想だ。

　しかし、Synopsys社のNandra氏によると、その手法を採用しないほうがよい合理的な理由があるという。1つは、レイアウトレベルでは、2つのPHYのデジタル部分を統合することにより、占有面積を節減することができることである。工夫すれば、ブロックとダイの周辺に配置する端子数も減らすことができる。Nandra氏によると、「さらに重要なのは、動作中にUSB 2.0 PHYと同3.0 PHYの間を行き来する必要のある信号が多いという事実だ」という。USB 3.0の動作の詳細を知らないチップ設計者に、内部信号を公開するのは賢明ではないだろう。

　さらに、Nandra氏は、「USB 2.0と同3.0の両方が同時に動作するときのクロストークも懸念事項だ。連続時間/線形のイコライザを使用する場合、イコライザのゲインを上げると、信号だけでなくクロストークも増幅される。そのためゲインを上げる効果が低下する」と指摘する。このことから、同時動作用にクロストーク抑制回路を実装する必要もあるかもしれない。

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　特性が大きく変動する複雑な伝送線路や消費電力とコストの制約、USB 2.0との互換性の問題、そしていつまでも消えない規格の堅牢性を疑問視する声などの要因から、USB 3.0を利用した設計は簡単な作業ではない。広い応用分野と規格を支える支持勢力の存在を考えると、IP/チップベンダーには今後も努力が要求されるはずだ。

　IP/チップベンダーは、システム設計者に対し、価格と消費電力の面で多種多様な選択肢を提示することになるだろう。しかし、システム設計者がコストに対してどれだけのシステム性能が得られるのかを正確に見極めるのは困難なことかもしれない。多様な品質のコネクタなどを用いて、基板に実装した際の広範囲のテストを実施することこそが、高いデータ速度と低いビットエラー率を提供する最高品質のUSB 3.0 PHYであるか、それとも理想的な条件下でのみ正しく動作する粗悪なものであるかを見分ける唯一の方法かもしれない。