高速シリアルバスをサージから守る：3つの策で「難敵」をシャットアウト！（4/4 ページ）

[Burke Henehan（米Texas Instruments社），EDN]

【対策3】武装の強化　半導体デバイスの端子を保護する

　サージを十分に減衰できなければ、城塞の攻防において敵兵が本丸へ侵入するのを許してしまったのと同様の状況になる。こうなれば戦う以外にない。前段の防御策を越えて侵入したサージからデバイスを守るのだ。

　半導体デバイスは、ある種の防御策を内部に備えている。しかし、ほとんどの場合、プリント回路基板上で追加の対策を用意することが望ましい。目標は、何があっても半導体チップを誤動作させないことだ。

　その観点から最初にチェックすべきなのはリセット端子である。リセット端子が不適切に働くと大きな問題となる。リセット端子に状態遷移が発生する閾（しきい）値はグラウンドレベルを基準にしていることが多い。そのため、大きなグラウンドバウンス（グラウンドレベルの変化）が発生すると、リセットの誤動作が起きることになる。これを防ぐには、リセット端子とグラウンドとの間にコンデンサを挿入するとよい。グラウンドバウンスの発生が短時間であれば、そのコンデンサによってリセット端子とグラウンドとの間の電圧が一定に保たれる。ただし、グラウンドバウンスが長く継続する場合には、コンデンサの充放電によって電圧が変動し、その変動が閾値を超えることも考えられる。従って、リセット端子に使用するコンデンサの容量はできるだけ大きくすべきだ。リセット端子に印加される信号がほぼDCと見なせるのなら、1μFより大きな容量にするのが望ましい。とはいえ、コンデンサの容量が大きすぎて駆動負荷が過大になる場合や周波数に対する制限が過剰になる場合には、容量値を小さくせざるを得ない。「容量値は可能な範囲で大きく」というのが答えになる。

　リセット端子と同様に、半導体デバイスの破損/誤動作の原因になり得るすべての入力端子に対して処置を施す必要がある。IEEE 1394（FireWire）の場合には、リセット端子とLPS（link power status）端子について特に注意を払わなければならない。

　サージの影響を受ける恐れのあるその他の端子には、値の小さい抵抗を挿入するとよい。例えば、10Ωの抵抗をデバイスに極力近い個所で信号ラインに直列に挿入すると、顕著な信号劣化を伴うことなく、サージ耐性を強化できる。こうした部品の追加は、兵士の武器を増強するようなものである。武装した兵士は、平服の兵士よりもはるかに強力なのだ。

どの程度の防御が必要なのか

　ここまでに示した対策のすべてが必要なのか。その答えは「状況による」ということになる。

　プリント回路基板の製造数量が100枚程度と少ないなら、多くの時間とコストを投入してでも、可能な限り強固な対策を施すべきだ。高速シリアルバスの基板を量産向けに設計する場合、設計や部品に投入できる時間と費用はトレードオフ項目となる。しかし、ESD/　EOSの試験を追加で実施しなければならないとしたら、そのためのコストは、基板への対策方法をあらかじめ検討しておき、それを反映させた基板を組み立てる工数や部品のコストを上回る。さらに、タイトなスケジュールの中で、ESD/EOSの試験を2回、3回と実施しなければならないとしたら、機会損失にもつながりかねない。

　基板の製造数量が多いならば、上述したことのバランスは変わる。例えば数千枚といった大量の基板を製造する場合には、基板1枚当たり1米ドル程度を節約することで、ESD/EOS試験を数回行えるくらいの費用が捻出できるだろう。しかし、後になって対策が過剰であることが判明し、それに応じた変更を行うのであれば、そのためのコストはほとんど発生しないということも踏まえておきたい。対策部品が不要であることが判明すれば、その使用を取りやめるか、低価格品に交換すればよい。こうした処置は、種々のリスクのバランスをとる古典的な手法ともいえるものであり、設計者としては常に考慮すべきことである。