シリコンMOS量子ドットの大規模化 どう実現するのか（前編）：imecが解説（2/2 ページ）

[Sofie Beyne（imec），EDN]

300mmウエハーで実現

　imecのSiスピン量子ビットデバイスの大規模化への取り組みは、約7年前にSi量子ドット構造向けにカスタマイズされた300mmプラットフォームの開発から始まった。

　Si／SiO₂ベースのMOSゲートスタックとポリシリコンゲートの最適化およびエンジニアリングにより、1Hzで0.6μeV/√Hzという電荷ノイズレベルを実現した。この値は繰り返しかつ再現性よく実証されている。

図1：これらのSi MOS量子ドット構造は、imecの最適化された300mmファブ対応の統合フローを使用して製造されている 出所：imec

　最近では、量子コンピューティング企業Diraqとの提携により、imecの300mmプラットフォームをさらに検証した。Nature誌にも掲載されたこの共同研究では、imecのSi量子ドットスピン量子ビットデバイスにおける全ての基本量子ビット操作を、高精度に制御できることが示された。量子ビットの測定操作において、99.9％を超える量子忠実度（Fidelity）が再現性よく達成された。

図2：300mmウエハ上の2量子ビットDiraqデバイスの概略図。ウエハー全体、単一ダイ、単一デバイスレベルを示している 出所：imec

　電荷ノイズも非常に低いことが測定され、これはnpj Quantum Information誌に掲載された以前の論文の結果と一致している。ゲートセットトモグラフィー（GST）測定により残差誤差が明らかになり、低い電荷ノイズ値、量子ビット間の結合、そしてわずかに残存する核スピンを運ぶSi同位体（²⁹Si）が、これらのデバイスの忠実度を制限する主な要因であることが判明した。こうした知見は、Si層に²⁸Siをさらに同位体濃縮することで、より高い忠実度を達成できることを示している。

　上記の研究では、300mmプロセスが、重なり合うゲートデバイスアーキテクチャを持つスピン量子ビットデバイス向けに最適化された。この手法では、3層のゲートが重なり合い、ほぼ自己整合的な構成でパターン化され、電子を分離し閉じ込める。量子コミュニティーで広く研究、最適化されているこの多層ゲートアーキテクチャは、個々の量子ビットメトリクスや小規模アレイの研究に有用な手段となる。

図3：重なり合うゲートを用いた三重量子ドット設計の図解。電子は黄色の点で示されている。IEDM 2025で発表されたように、ゲートはGL1、GL2、GL3の3つの異なる層に配置されている 出所：imec

アップスケーリングの次なるステップとは

　これまでimecは、オーバーラップゲートアーキテクチャの中核となる3層のゲート層を作るために、300mmウエハースケールの電子ビーム描画装置を使用してきました。この300mm対応技術は、設計の柔軟性を高め、量子ドット間のピッチを狭くできるが、描画時間が長いので、300mmウエハー全体を妥当なプロセス時間で描画できないという欠点がある。

　IEDM 2025において、imecは初めて、単一プリント0.33 NA EUVリソグラフィを用いて、オーバーラップゲートアーキテクチャの3つのゲート層をパターン形成するデモンストレーションを行った。EUVリソグラフィは現在、最先端の半導体製造プロセスノードにおいて主流になっている。imecの研究は、EUVリソグラフィが優れた量子ドット量子ビットの定義と製造にも同様に使用できることを実証した。これは、Siスピン量子ビット技術の大規模化における大きな飛躍を意味する。

　300mmウエハー全体を高い歩留まりとプロセス制御で描画できるようになり、これまでの研究で示された高品質な量子ビットの再現性を最大限に引き出せる。EUVリソグラフィにはさらなる利点がある。電子ビームツールよりも高いオーバーレイ精度でさまざまなゲートを作れるのだ。これは量子ビットの品質向上に役立ち、ドット間のピッチを積極的に制御できるようになる。

図4：EUVでゲート層をパターン化した後のTEMおよびSEM画像。IEDM 2025で発表された臨界寸法を強調している 出所：imec

⇒（次回に続く）

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