あらためて学ぶ、DDR2の高速化技術：高速シリアル・インターフェイス入門（2）（2/2 ページ）

[辻 嘉樹／レクロイ・ジャパン，ITmedia]

LVDS

　前回のシリアル・インターフェイス入門で解説したように、高速化に有効な手法として、低振幅にすることが挙げられます。DDRは省電力の意味合いも強いですが、低振幅化が勧められています。DDRでは2.5V動作だったものが、DDR2では1.8V動作、DDR3ではさらに低い1.5V動作になっています。また、低振幅化とコンビのようになっている差動信号化は、DDRではクロック信号だけが差動化されていますが、DDR2では新たに追加されたストローブ信号DQSも差動化することができます。DDR3ではDQSは差動でしか扱えなくなっています。ただ、データ信号DQはシングル・エンドです。

読み込みと書き込みのタイミング

　前述のストローブ信号DQSと、データ信号DQとのタイミングが読み込み時と、書き込み時で90度位相がずれています。図3に示したのは、読み込みのタイミングでしたが、図5には書き込みのタイミングが示されています。

図5　DDR2の信号のタイミング（書き込み時）

　両者を比べると、位相が90度ずれていることがはっきりと分かります。DDRはメモリなので、データ･ラインは双方向でデータが流れます。信号品質を評価するにはコントローラ側のものとメモリ側のものとを区別して評価を行わなければなりません。両者を比べると、書き込み時の信号の方が振幅も小さく、波形のひずみも大きいことが分かります。これは測定点がメモリ・モジュールの近傍で行われているからで、メモリから読み出された信号は減衰がほとんどありません。

　一方、メモリに書き込まれる信号はコントローラから基板上のパターンを通って送られてきた信号なので、減衰も大きくなり信号品質が劣化しています。この読み込みの信号と書き込みの信号を分離して別々のアイパターンとして描いて比較したものを図6に示します。上が読み込み信号で、下が書き込み信号です。信号品質の差異は明らかです。JEDECではうたわれていませんが、DDR2信号の測定課題の1つとして書き込みと読み込み信号を効果的に分離し、個別に評価をするというものがあります。

図6　書き込み信号と読み込み信号のアイパターンの比較

伝送線路

　何度もいうように、1Gbpsを超えるようなデータ転送速度にまで達するDDR2では、信号ラインは単なる線ではなく、伝送線ととらえなければいけなくなります。しかし、DDR2は一般的なシリアル・インターフェイスがピア・ツー・ピアでデータを転送するのに対して、複数のメモリ・モジュールが接続されるマルチ・ドロップのバス構造になっています。このことは伝送線設計ではより困難な作業となります。ピア･ツー・ピアの構造であれば、送信側と受信側および伝送路のインピーダンスの整合を取ればいいのですが、バス構造では、信号線を分岐しなければなりません。この伝送路の分岐が反射の要因となります。

　そこでDDR2ではSSTL_18（Stab Series Terminated Logic for 1.8V）と呼ばれるインターフェイスが用いられ、反射を抑える工夫がされています。またDDR2からは、終端抵抗をチップの中に組み込むODT（On Die Termination）なども同様の目的で用いられています。しかしながら、完全に反射をなくすことができないため、図6に示したように波形の立ち上がりや立ち下がりに段差が発生しています。このような反射が発生している信号では、一般的な10〜90％のレベルで計測する立ち上がり時間や立ち下がり時間では、正しくエッジの速さを評価することができません。よってJEDECではスリューレイトの計測手法を定義しています。図7では、JEDECの手法に従い、信号のスリューレイトを計測しています。

図7　信号の反射とスリューレイトの計測

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　今回は、DDR2の概要とその計測例をいくつか示しました。信号が直面する課題と、その課題に対する対処法を理解し、その対処が正しく機能しているかをどのように計測するべきか考えることは重要です。そうすれば、各測定の意味合いも理解できるようになり、万が一試験に不合格になった場合にも、その原因が何であるかを類推することができますので、結果的には作業の効率化が期待できます。

　次回からは、純粋なシリアル･インターフェイスに移っていきますが、DDR2で見た高速化への課題と対処方法とは共通した部分があるので、参考にしていただければ幸いです。