SiCパワーMOSFETを採用した電源回路、配線レイアウトの考慮が高精度解析に不可欠：SiC採用のための電源回路シミュレーション（3）（1/4 ページ）

SiCパワーMOSFETを採用した電源回路の回路シミュレーションを実行する際は、設計したプリント基板の配線レイアウトを解析し、その寄生インダクタンスや寄生キャパシタンスを分布定数として高精度で抽出する必要がある。

[佐々木広明／橋本憲良（キーサイト・テクノロジー），EDN Japan]

　SiC（炭化ケイ素）パワーMOSFETは最近になって、ようやく市場を拡大しつつあるパワーデバイスである。それだけに現時点ではまだ、このパワーデバイスを使った電源回路設計の経験がある設計者は少数派だ。仮に設計の経験があったとしても、十分な経験値や知見は蓄積できていないだろう。このため設計した電源回路の良しあしをコンピュータ上で検証する回路シミュレーターの活用が不可欠になっている。

　SiCパワーMOSFETを採用した電源回路の回路シミュレーションを実行するには、2つの課題に注意し、それを解決する必要がある。1つ目の課題は、SiCパワーMOSFETのデバイスモデルの精度である。この課題については、本連載の前回、前々回の解説記事で、デバイスモデルの精度が設計効率低下に直結する課題を指摘し、その解決方法を紹介した。この解決方法を適用したデバイスモデルを使えば、測定結果とシミュレーション結果をかなり高い精度で一致させることが可能になる。

　もう1つの課題は、SiCパワーMOSFETを実装するプリント基板の配線レイアウトのモデリングである。当然ながら、配線には抵抗成分や寄生インダクタンス成分、寄生キャパシタンス成分が存在する。しかもSiCパワーMOSFETのスイッチング速度は極めて高く、その影響を受けやすい。配線を必要以上に長くしたり、隣接する配線と近づけすぎたりすれば、過大なノイズの発生や、変換効率の低下につながりかねない。こうした問題を回避するには、配線レイアウトの寄生インダクタンスや寄生キャパシタンスを集中定数としてではなく、分布定数としてモデリングする必要がある。すなわち、設計したプリント基板の配線レイアウトを解析し、その寄生インダクタンスや寄生キャパシタンスを分布定数として高精度で抽出する必要があるわけだ。

　本稿では、この2つ目の課題について取り挙げ、その解決方法を紹介する。

評価ボードのシミュレーションキットを活用する

　SiCパワーMOSFETを手掛ける半導体メーカーはいずれも、それを搭載した評価ボード（リファレンスボード）を提供している。このボードは電源を投入すれば正常に動作する。従って、この評価ボードの配線レイアウトを、ユーザーが設計中のアプリケーションボードに正確にコピーできれば、正常に動作する電源回路を再現できるはずだ。しかし、必ずしも瓜二つにコピーできるとは限らない。電源回路に使えるボード上のスペースの形状が違ったり、スペースが小さすぎたりするケースなどが考えられるからだ。そうした場合は、配線レイアウトにある程度の修正を加えなければならない。しかし、修正してしまうと正常に動作しなくなったり、ノイズが増えてしまったりする事態を招きかねない。

　この問題の解決手段となるのが、評価ボードを対象としたシミュレーションキットによる高精度解析だ。

　今回、キーサイト・テクノロジー（以下、キーサイト）が、SiCパワーMOSFETを製品化するロームと共同で開発した、シミュレーションキットを用いてその具体的な方法を解説していく。同キットは、ロームの第2世代のSiCパワーMOSFET「SCT2080KE」を搭載した評価ボード「P01SCT2080KE-EVK-001」を対象にしたものである。

　このキットを使えば、評価ボードの配線レイアウトをベースにして修正を加えた設計に対し、回路シミュレーター「ADS」を使って回路解析を実行できる。その後、解析結果を設計作業にフィードバックすることで、ユーザーのアプリケーションボードの配線レイアウトを最適化できるようになる。