半導体（8）―― MOSFETのアバランシェ耐量の使い方（I）：中堅技術者に贈る電子部品“徹底”活用講座（67）（3/3 ページ）

[加藤博二（Sifoen），EDN Japan]

ゲート配線デザインの対応

図4：ゲート配線のイメージ

　アバランシェ耐量を保証する基本セルはこのようにデザインされるのですが残る課題としてはチップ全体として全てのセルが同一タイミングでブレークする必要があります。
　MOSFETは多数のセルを接続するためにチップには図4に示すようにポリシリコン（多結晶シリコン）によるゲート配線が施されていますがこのポリシリコンの抵抗とセルの入力容量（Ciss）とによって時定数が形成されます。
　図5（a）のアバランシェ耐量を保証しない従来品のゲートパターンは整然としていますがこのパターンではゲートボンディングパッド近くのセルと遠く離れたセルではポリシコンの抵抗値が大きく異なり時定数に差が生まれます。
　このようにしてR成分が小さく高速応答が可能なパッド近くのセルと、抵抗が大きく遅れて動作するパッドから遠く離れたセルではブレークするタイミングがそろわなくなります。
　結局、最初にブレークするパッド近傍のセルにのみブレーク電流が集中してアバランシェ耐量を保証することができません。

　図5（b）のアバランシェ対応品のゲート配線のパターンはこのような現象を防止するためにパッドから離れたセルへの配線インピーダンスを考慮してデザインされています。またどうしても遠方のセルは抵抗が増大してしまうのでゲート配線の1ライン当たりの駆動セル数を減らして時定数（CR積）を一定に保つようにゲート配線はデザインされています。このようにできる限り全セルが同時にブレークするようにすることでアバランシェ耐量を保証するようになっています。

　実際に評価試験で破壊させたMOSFETを開封してアバランシェの破壊痕を確認すると図5（a）の従来品のデザインではパッド近傍から破壊がスタートすることが確認できます。
　一方の図5（b）のアバランシェ対応品ではゲート配線の対応が進むにつれて破壊のスタート痕はチップ全体にランダムに分布していきます。

図5：ゲート配線のイメージ

　今回は冒頭で説明したアバランシェ耐量を使いこなす3つの必須条件の中の1つである「半導体メーカーでの作り込み」について説明しました。
　残る2つの条件「半導体メーカーでの正しい検査」、「ユーザーの正しい使い方」については次回説明したいと思います。

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執筆者プロフィール

加藤　博二（かとう　ひろじ）

1951年生まれ。1972年に松下電器産業（現パナソニック）に入社し、電子部品の市場品質担当を経た後、電源装置の開発・設計業務を担当。1979年からSPICEを独力で習得し、後日その経験を生かして、SPICE、有限要素法、熱流体解析ツールなどの数値解析ツールを活用した電源装置の設計手法の開発・導入に従事した。現在は、CAEコンサルタントSifoenのプロジェクト代表として、NPO法人「CAE懇話会」の解析塾のSPICEコースを担当するとともに、Webサイト「Sifoen」において、在職中の経験を基に、電子部品の構造とその使用方法、SPICE用モデルのモデリング手法、電源装置の設計手法、熱設計入門、有限要素法のキーポイントなどを、“分かって設計する”シリーズとして公開している。

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