一から学ぶICの低消費電力化技術：電力消費の理論と対策の要点を理解する（1/4 ページ）

現在、IC設計における消費電力の低減は、半導体技術者が直面する最大の課題となっている。微細化が進展する中で、ICの消費電力を低減していくには、プロセスの選択や回路の設計をさらに適切に行っていく必要がある。本稿では、まず、ICの消費電力を構成する2つの要素である動作電力とリーク電力に、どのようなパラメータが影響を及ぼすのか説明する。その上で、ICの消費電力を低減するための各種手法を紹介していく。

[Prasad Subramaniam （米eSilicon社），EDN]

重要性を増すICの消費電力

　電子機器の消費電力がますます重視されるようになっている。電池で駆動するタイプの製品であれば、これまでと同様に低消費電力であることが重視されるのは当然のことである。それに加えて、“グリーン”や“クリーン”であることをうたう、いわゆるエコロジー機器への注目が高まっていることから、コンセントから電源を得るタイプの製品であっても、低消費電力であることが必須要件になってきた。このように機器の省エネ化を求める声が高まっていることから、システム設計者にとって、消費電力の管理という技術項目は、より注意を払うべきものとなっている。そして、システムに用いられるICに対しては、コストと性能についての目標をクリアするとともに、消費電力を低減することも重要な要素として求められるようになっているのだ。

図1 ICの消費電力と電源管理技術の構成要素　

　本来、IC（CMOSのIC）の消費電力は、プロセス技術の微細化が進めばシンプルなルールに即して削減されるはずだった。しかし、実際には微細化が進んだことで、ICの消費電力に関しては複雑さが増す結果となった。微細化によってリーク電力が大幅に増加し、総消費電力の中でも無視できないものとなったからだ。このリーク電力との関連から、これまでプロセスを微細化する際に適用してきた電圧スケーリングによるダイナミック消費電力（動作時の消費電力）の低減も単純には利用できなくなっている。電圧スケーリングだけによって消費電力の低減を実現しようとしても、思うような成果が得られないという意味である。さらに、新しい世代のプロセス技術を用いたチップは、通常、機能が大幅に増える。そして、機能の増加は、ICの消費電力を増加させる方向に働く。

　このような状況において、消費電力の低減を実現するには、プロセス技術の適切な選択や、最適化されたライブラリ/IP（Intellectual Property）コアの使用、優れた回路設計手法などが必要になる（図1）。

MOSトランジスタの基本動作

図2 nチャンネルMOSFETの模式図　

　まず、ICの消費電力が何によって決まるのかを理解するために、典型的なMOSトランジスタの消費電力を表す式を見てみよう。なお、この節で示す式は、旧来の製造プロセスには当てはまるが、近年のIC製造に用いられているサブミクロンプロセスで発生するさまざまな影響は考慮されていない。また、これらはあくまでもトランジスタ単体の静特性を表すものであり、CMOS構造を利用した回路の動作電力については、別の指標で評価するほうが適切である。トランジスタの駆動能力や、次節以降で示すリーク電力の式について理解するためのものとしてとらえていただきたい。

　図2に示したのは、nチャンネルMOSFETの模式図である。このMOSFETの飽和領域におけるドレイン−ソース間電流I_DSは、以下の式（1）で表される。

　この式（1）において、T_OXはゲート酸化膜の厚さ、Wはトランジスタのチャンネル幅、Lはトランジスタのチャンネル長、V_GSはトランジスタのゲート−ソース間電圧、V_THは閾（しきい）値電圧、Kはプロセスに依存する係数である。なお、この式は、V_GS−V_THがドレイン−ソース間電圧V_DS以下の値である場合に成り立つ。

　また、閾値電圧V_THは以下の式（2）で表わされる。

　ここでV_SBは、ソース−基板間の電圧（基板バイアス電圧）のことを指す。V_FBはフラットバンド電圧であり、プロセスに依存する。γとΘ_Sもプロセスに依存するパラメータである。

　例えば、V_GSが最大値、つまり電源電圧V_DDに相当する値になった場合であれば、以下の式（3）によってオン電流I_ONを算出することができる。

　この条件における消費電力P_ACTIVEは、以下の式（4）で表すことができる。

　以上、トランジスタ単体の基本特性を表すものとしていくつかの式を示したが、実際のICで主に用いられるのは、pチャンネルのMOSトランジスタとnチャンネルのMOSトランジスタを相補型に接続（電源とグラウンドの間に直列に接続）したCMOS構造の論理ゲートである。この構造をとった回路では、pチャンネルのMOSトランジスタがオンの場合にはnチャンネルのMOSトランジスタがオフになり、pチャンネルのMOSトランジスタがオフになったらnチャンネルのトランジスタがオンになるという動作を繰り返す。そして、論理ゲートの後段には論理ゲートが接続され、その入力部は高インピーダンスのゲート部分に当たる。そのため、論理ゲートでは、基本的に直流電流は流れない。このような理由から、論理ゲートの消費電流として観測される主たる成分は、後段のゲート部分の容量（前段の論理ゲートにとっての負荷容量。配線容量のほか、ゲート容量なども含む）に対する充放電電流であると見なすことができる。論理ゲートで構成されるICの場合、動作時の消費電力であるP_DYNAMICは、以下の式（5）で評価されることが多い。

　ここで、Iは充放電電流、Cは負荷容量、fはスイッチング動作の周波数である。図1で言う「ダイナミック消費電力」については、この式をベースとして考察されることが多い。なお、式（1）などで示されるような、トランジスタのチャンネル長/幅、閾値電圧などで決まる駆動能力が足りないと、負荷容量の充放電に時間がかかり、必要な周波数fでの動作を実現することができなくなる（すなわち、必要な性能を実現できなくなる）という関係にあると考えれば理解しやすいだろう。

　式（5）からわかるように、ダイナミック消費電力は、電源電圧V_DDの2乗に比例する。そのため、ダイナミック消費電力を低減するにはV_DDを小さくするのが最も効果的である。それ以外のパラメータを変更することでも、ダイナミック消費電力は線形に変化するし、実際には、トランジスタ単体のレベルでLやWを変更することでも消費電力の削減は図れるのだが、いずれもトランジスタ/チップの性能や集積度にマイナスの影響を与える可能性があるので、ダイナミック消費電力を削減することだけを主目的とした手段としてはあまり用いられない。