一から学ぶICの低消費電力化技術：電力消費の理論と対策の要点を理解する（2/4 ページ）

[Prasad Subramaniam （米eSilicon社），EDN]

4つの要素から成るリーク電力

　一方、MOSトランジスタのリーク電力は、主に接合リーク電力、ゲートリーク電力、ゲート誘導ドレインリーク（GIDL: Gate-Induced Drain Leakage）電力、サブスレッショルドリーク電力という4つの要素から構成される。まず、接合リーク電力は、トランジスタがオフしていて、ドレイン−基板間またはソース−基板間においてpn接合に逆バイアスがかかっているのに発生するものである。これは、格子欠陥などの影響によって発生する。

　次に、ゲートリーク電力は、ゲート絶縁膜に高電界がかかったときに、電子がゲートを通り抜けて基板側にトンネリングすることで流れるゲートリーク電流によって生じる。プロセスの微細化に伴ってゲート絶縁膜も薄くなっているので、トンネリングは起こりやすくなっている。しかし、ゲート絶縁膜に新たにHigh-k（高誘電率）材料を採用することで、ゲートリーク電力を最小限に抑えることが可能になる。3つ目のGIDL電力は、ゲートとドレインのオーバーラップ領域に高電界がかかってバンド間のトンネル現象を引き起こし、その結果、GIDL電流が流れることによって生じる。

　サブスレッショルドリーク電力は、トランジスタがオフのときに生じる。オフではあるものの、厳密には弱反転領域にあるため、電流値がゼロではないということだ。このサブスレッショルドリーク電力が、リーク電力の主要な成分となる。このとき流れるサブスレッショルドリーク電流は、以下の式（6）で表すことができる。

　ここで、K₁はゲート酸化膜厚の関数、γ、η、Nはプロセスに依存する係数、V_Tは熱電圧（ボルツマン係数、温度、電子の電荷の関数）である。トランジスタがオフしているとき電流（リーク電流：I_OFF）は、V_GSを0V、V_DSをV_DDに設定することによって求めることができる。まず、V_DSをV_DDと置いた場合、式（6）の後半部分は以下の式（7）のようになる。

　ここで、V_DDは熱電圧よりかなり大きいため、この式（7）の部分は1に近似することができる。そして、式（6）に、この近似と、V_DS＝V_DD、V_GS＝0Vを当てはめることで、以下の式（8）が導かれる。

　従って、リーク電力P_LEAKAGEは、以下の式（9）で表すことができる。

　式（9）より、リーク電力に関連する主なパラメータは、V_TH、K₁、L、W、V_DD、V_SBであることがわかる。ダイナミック消費電力の場合と異なり、L、W、V_THの各パラメータは、リーク電力に対して指数関数的な影響を与える。そのため、リーク電力の削減には大きな効果がある。式（6）において、V_GSがΔV_GSだけ変化した場合のI_DSの変化率は、以下の式（10）のように表すことができる。

　さらに、V_GSがNV_Tだけ低下する、つまりΔV_GS＝−NV_Tとすると、式（10）は式（11）のように単純化することができる。

　これは、V_GSがNV_Tだけ低下すると、サブスレッショルドリーク電流が1/2.71828（分母はeの値）になることを意味している。なお、Nはプロセスに依存する係数で、通常は1〜2.5の範囲内にある。また、V_Tは通常の室温で約26mVである。すなわち、V_GSが26mV〜65mV低下すると、サブスレッショルドリーク電流は約1/2.7になるというわけだ。これと同じ効果が、V_THの上昇に対しても起きる。

　式（9）を見ればわかるように、基板バイアス電圧V_SBを大きくすることでもリーク電流を削減できる。ただし、基板バイアス係数のγが存在するため、効果はそれほど大きくはない。電源電圧V_DDを下げることも、リーク電流の削減に有効である。トランジスタのチャンネル長Lを大きくすることも、リーク電流の削減に効果を及ぼす。

　なお、サブスレッショルドリーク電流は、温度に対して指数関数的な依存関係がある。指数関数式に含まれるV_Tの影響で、温度が上昇するとサブスレッショルドリーク電流は大幅に増加する。

　ここまでで、ダイナミック消費電力とリーク電力に影響を及ぼすパラメータについて理解できたと思う。次に、これらのパラメータを、プロセス技術や回路設計技術を使ってどのように調整できるのか検討する。