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» 2011年01月01日 00時00分 公開

一から学ぶICの低消費電力化技術電力消費の理論と対策の要点を理解する(4/4 ページ)

[Prasad Subramaniam (米eSilicon社),EDN]
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チップレベルでの電源管理

 次に、チップレベルの設計よって電源管理を行う手法について述べる。まず、パワーゲーティングという手法がある。これはスイッチを用いて、動作していない回路の電源を遮断(シャットダウン)するというものだ。

 動作していない回路はリーク電力のみを消費し、ダイナミック消費電力は発生しない。この状態で、さらに基板バイアス電圧を印加すれば、リーク電力も抑えられる。ただし、リーク電力はゼロにはならない。それに対し、パワーゲーティングとは、電源ラインとグラウンドラインに接続したMOSFETをスイッチとして使用し、回路への給電自体を止めてしまうというものである(図3)。


図3 パワーゲーティングの概念 図3 パワーゲーティングの概念 通常、ロジック回路には常に給電が行われている(a)。ヘッダー/フッターにスイッチを設置して電源を遮断することにより、リーク電力を削減することができる(b)、(c)。

 パワーゲーティングを用いる場合、回路が再始動するときのために、電源を遮断する際にチップの状態を保持しなければならない場合がある。この状態の保持には、リテンション用フリップフロップを利用する。フリップフロップに電源遮断時の状態を保持しておくことで、再始動時に回路の状態を復元するのだ。ただし、再始動するまでに時間がかかるというマイナス面もある。

 パワーゲーティングは、複数の粒度で適用することができる。つまり、電源遮断の対象とする回路の規模を変えられる。例えば、図3(b)(c)のように、各論理ゲートの電源/グラウンドラインにヘッダー/フッタースイッチを挿入すれば、個々の論理ゲートの単位で電源を遮断することすら可能である。実際には、小さなブロックの単位や、電源領域(パワーアイランド)の単位で、ヘッダー/フッタースイッチを挿入することになるであろう。

 ほかにも、パワースイッチを使用するのではなく、各電源領域に異なる外部電源を接続し、その外部電源の供給/遮断を制御するという方法もある。各電源領域の電圧は、同じであっても異なっていてもよい。

図4 マルチ電源電圧設計を適用したIC 図4 マルチ電源電圧設計を適用したIC 複数の電源電圧領域を持つICでは、低速動作部に供給する電圧を下げることで消費電力を低減できる。レベルシフターの挿入によって、電源電圧の異なる領域間での回路の接続が可能になる。

 このような電源制御を行う場合、各電源領域の境界には、アイソレーション用のセルを使用する。アイソレーション用のセルは、電源が遮断された領域への入力を確実にオフにし、不要な電流が流れないようにする役割を果たす。

 複数の電源領域を持つICの設計では、図4のように各電源領域の動作電圧として異なる値を使用できる(マルチ電源電圧設計)。マルチ電源電圧設計によって低速のブロックの電圧を低くすれば、消費電力を削減することが可能になる。なお、マルチ電源電圧設計では、各電源領域の境界にはレベルシフターセルを挿入しなければならない。レベルシフターセルは信号電圧を適切なレベルに変換し、ほかの電源領域の回路と接続できるようにする。

 UPF(Unified Power Format)言語は、パワーゲーティングとマルチ電源電圧設計に対応している。アイソレーション用セル、レベルシフターセル、パワーゲーティング用のスイッチも記述できる。類似する言語にCPF(Common Power Format)があるが、これでも同様のことが行える。

図5 クロックゲーティングの手法 図5 クロックゲーティングの手法 クロックゲーティングでは、フリップフロップへの入力が非アクティブの間、フリップフロップへのクロックの供給を停止する(b)。

 上述した電源管理の手法以外にも、消費電力削減のための手法はいくつか存在する。クロック分配回路と、それが駆動するフリップフロップはかなりの電力を消費する。そのため、クロックが不要なときにはクロックの供給を停止するようにすれば消費電力を削減できる。このクロックゲーティングでは、フリップフロップの入力が非アクティブの状態のときに、フリップフロップへのクロックの供給を停止する(図5(b))。一般的には、クロックゲーティングによって、ダイナミック消費電力の30%以上を削減できると言われている。

 さらに、クロック分配回路の消費電力も低減可能である。回路のクローニング技術を使用してクロックツリーを分割すれば、クロック分配回路にとっての総負荷容量が削減されるので、消費電力が減少する。

 レイアウト設計も、消費電力を考慮して行われる。レイアウト設計では、タイミング条件が満たされたら、クリティカルパスに含まれないゲートの寸法を小さくして、タイミングに影響を与えることなく消費電力を低減するという手法が用いられる。

 リーク電力を低減する手法として最もよく使われるのは、マルチ閾値電圧セルを含む標準セルライブラリの利用である。多くのツールはレイアウト設計用に複数のライブラリを提供し、リーク電力を最適化しつつ、目標とする性能を達成するために、適切なライブラリからセルを自動的に選択するようになっている。しかし、この機能の使用には注意が必要である。というのは、チップ面積が大きくなってしまう可能性があるからだ。

 閾値電圧VTHが高いと、トランジスタの駆動能力が下がるので、タイミング面での要求を満たすために寸法の大きいセルを使用しなければならないことがある。一般的に、各種セルが混在するチップでは、すべてのセルのうち80%はVTHの値が高いセル、残りの20%はVTHの値が標準値または低いセルが使われると言われている。VTHの値が低いセルの使用は、リーク電流を増大させることにつながるので、性能に対する要求が厳しいブロックだけに利用をとどめるべきだろう。先述したように、マルチ閾値電圧のセルとマルチチャンネル長のセルを組み合わせれば、設計の自由度はさらに高くなる。

 このほか、ファウンドリ大手の台湾TSMC(Taiwan Semiconductor Manufacturing Company)社のサービス「PowerTrim」を利用する手法もある。PowerTrimを利用すれば、チップのレイアウト設計に影響を及ぼすことなく、クリティカルパスに含まれないトランジスタのチャンネル長Lを調整することができるようになる。そのために、PowerTrimでは、目標性能を達成しているマスクレイアウトに対して、米Blaze DFM社(米Tela Innovations社が買収)のツールを使用して設計内容を分析し、Lを大きくできそうなトランジスタにタグを付ける。同ツールは、あらかじめ決められた量だけLを増やした状態でタイミング分析を行い、チップの性能に影響がないことを確認する。このようにして再作成したレイアウトデータを使って、フォトマスクを製造する。

 PowerTrimを利用することで、リーク電力を20〜30%削減できるという。ただし、標準セルライブラリに含まれているトランジスタしか、チャンネル長を変更することはできない。従って、チップの大半をデジタル論理回路が占めるとともに、総消費電力の中でリーク電力の占める割合が大きいものに有効な手法だと言える。

パワーインテグリティの問題

 電源管理に関して技術者が見落としがちな課題として、パワーインテグリティ(電源品質)が挙げられる。パワーインテグリティは、チップのコア部とI/O部の両方の消費電力に影響を与える。特にマルチ電源電圧設計を用い、ワイヤーボンディングによって外部電源と接続するICでは、コア部への電力供給に注意する必要がある。一般的なフリップチップパッケージでは、特にチップのコア部に相当する部分に多数のバンプが使用されるので、IR(電流/抵抗)ドロップと信号品質の影響を最小限に抑えながらコア部に電力を供給できる。しかし、ワイヤーボンディングを使用するICの場合には、コア部の電力に関する要求に対応できるように電源/グラウンド用のパッドが配置されているか否かを、慎重に確認する必要がある。

 コア部に関しては、IRドロップとEM(エレクトロマイグレーション)にも注意するべきだ。コア部の電源電圧が最低でも公称値の10%以上低くならないようにする必要がある。この条件は、パッケージとダイを含めた状態で満たしていなければならない。そして、外部電源の電圧の許容誤差は、通常5%程度であるため、ダイ上のIRドロップは5%以内であることが望ましい。これが満たされないと、外部電源の電圧の許容誤差を小さくしなければならず、そのためのコストが大幅に増加する。こうした要件によって、ダイ上の電源/グラウンド用のパッドの数や、電源を配線する最上位の金属層の厚さと幅が必然的に決まることも多い。

 また、EMが発生する電流密度の限界値は、メタルマイグレーションが起きて復元不可能な欠損を金属層に与え、結果的に接続がオープンになる直前の電流密度の値である。電流密度は温度が上昇すると急激に高くなる。例えば、動作温度が110℃から120℃に上がった場合、2倍の金属配線幅が要求される。なぜなら、120℃の電流密度の限界値は110℃のときの1/2しかないからだ。そのため、電源/グラウンド用のパッドの数を決めるときは、ダイの最高動作温度におけるEM関連の仕様を考慮に入れておかなければならない。

 最後に、コア部あるいはパッケージにデカップリングコンデンサを挿入して、コア部に流れる大電流を平滑化することも重要である。また、チップ内の複数の電源領域に、パワーゲーティング用のスイッチを持つような比較的大きな回路ブロックがある場合にも、十分な容量のデカップリングコンデンサを配置して、サージ電流が発生したときに動作を安定させられるようにしなければならない。通常、コア部にはデカップリングコンデンサ用に十分なスペースが確保されている。ほとんどの標準セルライブラリは、チップの標準セル部の未使用領域に配置できるデカップリングコンデンサを提供している。さらに、ほかの領域で使用するためにカスタムのデカップリングコンデンサセルを設計することもできる。ただし、リーク電流の少ないデカップリングコンデンサのセルを設計しなければならないことに留意してほしい。さもなければ、デカップリングコンデンサのセルによって、リーク電力が大幅に増加してしまう可能性があるからだ。

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