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» 2011年01月01日 00時00分 公開

一から学ぶICの低消費電力化技術電力消費の理論と対策の要点を理解する(3/4 ページ)

[Prasad Subramaniam (米eSilicon社),EDN]

適切なプロセスを選ぶ

 低消費電力のICを設計する上で、適切な製造プロセスを選択することは重要な要素である。プロセス技術は、性能と集積度、消費電力の削減を目標に進歩してきた。これまで、次世代のプロセスを開発する際には、典型的な手法として定数電界スケーリング(CFS:Constant Electric Field Scaling)が適用されてきた。プロセス開発に携わる技術者は、電界を一定に保つために、VDDとTOXの両方の値を変更する。この手法によって、消費電力は、プロセスの世代が新しくなるたびに約50%削減されてきたのである。

 しかし、VDDを下げてしまうと、ICの処理性能にかかわるVTHも下げる必要が出てくる。VTHを下げると、サブスレッショルドリーク電流が増加することになり、リーク電力が増加してしまう。こうした制約を乗り越えるために、プロセス技術者は65nm以下のプロセスにおいては、CFSに替わるもっと広範囲なスケーリング法を適用している。

 性能の向上とリーク電力の削減の両方を同時に満たすプロセスを実現するのは不可能である。そのため、65nm以降のプロセスでは、2種類のプロセスが用意されるようになった。1つは性能を重視するもの、もう1つはリーク電力の削減を重視するものである。これら2つのプロセスでは、主に、TOX、VDD、VTHが異なる。リーク電力を抑えたい場合にはゲート酸化膜が厚いほうのプロセスを選択することになるが、その場合にある程度の処理性能も実現するには、VDDを少し高めにしておく必要がある。

 式?で示したとおり、プロセスに依存するパラメータであるγとΘSを変更すれば、VTHを変えることができる。γとΘSはドーピング濃度に依存し、ドーピング濃度はフォトマスクを追加で使用すれば調節することができる。ドーピング濃度を調節することにより、1つのプロセス技術であっても、VTHの異なるトランジスタを作ることができる。この手法を使えば、回路設計の際に、リーク電力を調整することが可能になる。

 開発するICの消費電力に注目して検討を行う場合、プロセスの選択肢としては大まかに2つの方向性に分けることができる。1つは、より微細なプロセスを選択することで、ダイナミック消費電力を削減する方向性である。もう1つは、先に述べたリーク電流の小さいプロセスを使用することにより、リーク電力を抑えるというものだ。

 まず、より微細なプロセスを利用すると、マスクの開発コストや製造コストなど、初期投資額が大きくなるであろう。確かに、微細化によってウェーハ1枚当たりで製造できるチップ数は増えるので、1チップ当たりのコストを下げられるというメリットはある。しかし、新しいプロセスを採用する際には、設計やプロセスの成熟度が低いという面で高いリスクを負うことになる。設計面のリスクについては、SERDES(シリアライザ/デシリアライザ)のような設計面での難易度が高い回路や、そのプロセスを用いて量産したことのない回路が含まれる場合に高くなる。プロセス面のリスクは、自社の工場や、利用するファウンドリの量産実績によって決まる。通常、新しいプロセスでは、不具合がすべて解決され、安定して生産できるようになるまでに1年以上を要すると言われている。

 どちらの方向性でプロセスを選択するかについては、そのICを搭載する機器の電力供給方法や使用方法によって異なってくるだろう。例えば、電池で駆動する製品であれば、リーク電力を最小限に抑える必要がある。そのためには低リーク電流のプロセスを選択すればよいという意見もあるかもしれない。だが、実際にはICの動作モードとして待機モードを用意すれば、低リーク電流のプロセスを選択する必要はないかもしれない。待機モードでは、内部回路の電源を遮断するという設計になっていれば、リーク電力を抑えることができるからだ(後述)。

 低リーク電流のプロセスは、性能を重視したプロセスよりも電源電圧が高い。また、チップ面積は増大することになるだろう。そのため、同じ性能を実現する上では、ダイナミック消費電力が多くなる。低リーク電流のプロセスを選択するべきケースは、実使用時の総消費電力の主成分がリーク電力である場合だ。または、待機モードでは消費電力のほとんどがリーク電力となるが、その待機モード時における電力の要求が厳しい場合にも有効である。それ以外のほとんどの場合は、性能重視のプロセスを選択した上で、消費電力を低減するためのさまざまな回路設計手法を適用することによって対応することになるであろう。

トランジスタレベルでの最適化

 製造プロセスを決めたら、次は消費電力を最適化するための回路設計手法に焦点を移すことになる。まず、デジタル回路の基本構成要素である論理ゲートについて見てみよう。一般に、論理ゲートは標準セルライブラリとして提供される。通常、標準セルライブラリに含まれる論理ゲートは、ゲート長が最小のトランジスタを使用している。また、NANDやNORなどといった論理の種別や入出力の本数などが同じで、ゲート幅の異なるものを何種かそろえることで、駆動能力の面でのバリエーションを用意する。

 先述したように、ダイナミック消費電力に最も大きな影響を与えるのは電源電圧VDDである。また、VDDは性能と密接な関係にある。VDDを下げると電流駆動能力が下がるので、同じ容量に対する充放電の時間は長くなる。その結果、回路の動作速度は遅くなってしまう。しかし、この速度の低下は、選択したプロセスの優位な点が生かされているのであれば受け入れられるだろう。

 閾値電圧VTHを上げることで、セルのリーク電流を低減することができる。そこで、標準値、高い値、低い値など、複数のVTH(マルチ閾値電圧)を持つ論理ゲートをいくつか用意しておけば、動作速度の速い回路にはVTHの低いものを使い、動作速度の遅い回路にはVTHの高いものを使うことで、必要な性能を満たしつつ、リーク電力の削減が可能になる。現在では、このようなマルチ閾値電圧に対応する標準セルライブラリを用いた設計が一般的になっている。

 次の要素として挙げられるのがチャンネル長Lである。先述したように、通常、セルの設計者はLが最小の素子を使用して標準セルライブラリの論理ゲートを設計する。Lを大きくとればセルのリーク電流を低減できるが、トランジスタの駆動能力が減少するため動作は遅くなる。そのため、Lを大きくとるにしても、その長さは少量にとどめることになるが、例えば低速で動作する回路にはLの大きいセルを使用することで、リーク電力を抑えることができる。このような考え方に基づき、最近の標準セルライブラリでは、Lの異なるセルのバリエーションが提供されている。このマルチチャンネル長とマルチ閾値電圧を組み合わせることにより、標準セルライブラリを用いても効率の良い電力管理を実現できるようになってきた。

 このほかに、基板バイアス電圧VSBを制御する手法もある。従来から、デジタル回路の設計者の多くは、MOSトランジスタを基板とソースが一体になった3端子の素子であると見なしてきた。つまり、ソース‐基板間の電圧は常に0Vとされてきた。しかし、基板を別の端子として扱い逆バイアスをかけることで、VTHを上昇させてリーク電力を抑えることができる。nチャンネル素子の基板であれば大きな負電圧を、pチャンネル素子の基板であれば大きな正電圧を印加することになる。VTHはVSBの平方根に比例するほか、基板バイアス係数γにも依存する。そのため、VTHを少し変えたいときも、VSBを比較的大きくとらなければならない。ただし、リーク電力を抑えるという目的からは、基板バイアス電圧を印加するのは待機モードのときだけでよいことになるので、デバイスの性能に影響を与えることはない。

 同様の手法は、メモリー回路の設計にも適用できる。一般に、メモリーでは、メモリーセルと周辺回路の両方にVTHの値が高いセルを使用している。また、VSBを制御することによって、動作が不要な場合のリーク電力を低減している。メモリーセルと周辺回路に異なるVTHのセルを組み合わせて使用すれば、メモリーのリーク電力の制御の幅を広げ、性能をさまざまなレベルで変えることができる。なお、メモリーセルは、VDDを下げると性能が大幅に低下する。こうした理由から、メモリーでは、VDDが高めのメモリーセル用と、VDDが低めの周辺回路用の2つの電圧を用いるのがよい。

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