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半導体(6) ―― ゲート駆動回路の注意点中堅技術者に贈る電子部品“徹底”活用講座(65)(2/2 ページ)

» 2022年04月26日 10時00分 公開
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マイナス駆動の落とし穴

 もう1つの損失改善方法としてオフ時のゲート駆動信号をマイナス電圧まで振る方法があります。ゲート駆動信号をマイナスまで駆動するには各種あり、特許も関係するので簡単なシミュレーション回路を図6(a)に示します。得られた駆動波形を図6(b)に示しますが電流の立ち下がり波形(tf)よりもドレイン電流の応答遅れ時間(td)の改善に効果がみられます。
 この回路では確かにゲート端子は負に振れ、一見するとMOSFETのリニア応答可能なVthを高速で横切るように見えるのですが図2の構造図から分かるようにMOSFET内部にはゲート配線用のポリシリコン膜の抵抗(Rg2)が残っています。
 つまり内部セルのゲート電荷の応答スピードは確かに少し改善されるのですが理想MOSFETの動作としてはやはり異常振動の領域が残っています。結果的に寄生LCRの応答時定数が高域へシフトするような回路では何も改善されず、ゲート駆動波形に所定の段付きが生じる程度のゲート抵抗は依然として必要だということになります。

図6:マイナス駆動回路の検討[クリックで拡大]

ゲート駆動用バッファ回路の発振

 スイッチング電源の大電力化に従って放熱用ヒートシンクも大型化して制御ICから離れていくとともにMOSFET自身も大容量化します。これらの要因によって大電力のスイッチング電源では制御ICから直接駆動することは駆動能力の面から困難になります。
 この対策として図7(a)に示すドライバーと呼ばれるSEPP回路を制御ICとMOSFETの間に設けることがあります。
 しかし電源の大形化に従ってIC〜ドライバ〜MOSFET〜IC(リターン)のパターンが長くなるとMOSFETへの配線の寄生インダクタンスがMOSFETのCissと共振する場合があります。このような事例についてシミュレーションで確認したものを図7(b)に示します。
 回路図中のL成分はプリント基板のパターン幅0.4mmで100mmの往復パターンに相当する0.47μHとしました。
 図7(b)から寄生LとFETのCissに相当する2.2nFが共振していることが読み取れます。本来ならhfeによる効果で50MHz程度になるはずですがバッファトランジスタの影響により9MHz程度で振動しています。このような振動をダンピングするためにはベース直列抵抗(Rb)やゲート駆動抵抗(Rg)を大きくする必要があります。
 Rgの目安としては図5の事例と同様にゲート駆動波形にtf相当の段付きを持たせれば良く、Rbについてはドライバ用Tr(Q1,Q2)を飽和できるだけの必要最小電流を流せるようにします。

図7:ドライバ段の発振[クリックで拡大]

ゲート異常振動の防止

 ここで説明したゲートの異常振動(発振)はそのままドレイン電流を断続します。過渡的な損失が周波数倍されて発生することはチップの焼損に直結しますので絶対に発生を防止する必要があります。ゲートの駆動波形は負荷条件や入力条件を変えて確認を行ってください。

 次回は今回説明し切れなかった部分を説明するとともに、パワーMOSFETの最大の特徴であるアバランシェ機構について説明をしたいと思います。


執筆者プロフィール

加藤 博二(かとう ひろじ)

1951年生まれ。1972年に松下電器産業(現パナソニック)に入社し、電子部品の市場品質担当を経た後、電源装置の開発・設計業務を担当。1979年からSPICEを独力で習得し、後日その経験を生かして、SPICE、有限要素法、熱流体解析ツールなどの数値解析ツールを活用した電源装置の設計手法の開発・導入に従事した。現在は、CAEコンサルタントSifoenのプロジェクト代表として、NPO法人「CAE懇話会」の解析塾のSPICEコースを担当するとともに、Webサイト「Sifoen」において、在職中の経験を基に、電子部品の構造とその使用方法、SPICE用モデルのモデリング手法、電源装置の設計手法、熱設計入門、有限要素法のキーポイントなどを、“分かって設計する”シリーズとして公開している。


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