Intel「EMIB-T」で先進パッケージング促進へ：イベントで高い注目度

Intelが2025年4月に開催したイベント「Intel Foundry Direct Connect 2025」で注目度が高かったのが「EMIB-T」だ。チップ間をより効率的に接続できるようになるとする。

[Majeed Ahmad，EDN]

　Intelが米国カリフォルニア州サンノゼで2025年4月29日（現地時間）に開催したイベント「Intel Foundry Direct Connect 2025」では、「EMIB-T（Embedded Multi-die Interconnect Bridge-T）」技術が注目の的となった。同社は、この先進パッケージング技術を高速チップレット設計向けの重要なビルディングブロックとして推進しており、EMIB-T技術関連の実装を加速させるべく大手EDA／IP（Intellectual Property）ベンダーと提携したという。

　EMIB-Tは、その名が示す通り、マルチダイシリコンに向けた高帯域幅かつ低レイテンシ、低消費電力のインターコネクトである「EMIB」技術をベースとして構築されている。EMIB-TはEMIB-TSVの略であり、HBM4やUniversal Chiplet Interconnect Express（UCIe）などの高帯域幅インタフェースをサポートする。ブリッジを貫くシリコン貫通ビア（TSV）を使用し、信号を送信する。これによりチップ間をより効率的に接続できるようになる。

「EMIB-T」の概要［クリックで拡大］ 出所：Intel

　もう1つ別の見方をすると、EMIB-Tは、レクチルの限界を超えるダイサイズで高密度インターコネクトを実現するパッケージング技術「EMIB 2.5D」と「Foveros 3D」とを組み合わせたものである。Foverosは、バンプピッチのサイズを大幅に縮小し、インターコネクト密度を高めることが可能な3Dチップパッケージング技術だ。

　なお、Synopsys、Cadence Design Systems、Siemens EDAの大手EDAベンダーはいずれも、「Intel Foundry Chiplet Alliance」に参加している。このため、3社ともIntel Foundryと密接に連携し、EMIB-Tに向けた先進パッケージングワークフローの開発に取り組んでいる。まずは、複雑なマルチチップレットアーキテクチャの統合の合理化を支援するCadenceのソリューションに着手するという。

　次に、Siemens EDAが、EMIB-Tに向けたTSVベースのリファレンスワークフローの認証を発表した。ダイやEMIB-T、パッケージ基板の詳細実装と熱解析の他、シグナルインテグリティ（SI）／パワーインテグリティ（PI）解析や、PADK（Package Assembly Design Kit）主導の検証などをサポートするという。

　Synopsysは、Intel Foundryとの協業により、「Synopsys 3DIC Compiler」を使用して、EMIB-T先進パッケージング技術のためのEDAワークフローを開発している。Intel Foundryは、EDA大手3社に加え、EMIB-Tをサポートする上で他のプレイヤーとも提携している。例えばKeysight Technologiesは、Intel Foundryとの密接な連携により、チップレット相互運用エコシステムの強化を進めているところだ。

従来のEMIB（左）とEMIB-Tの違い。チップレット設計においてPPA（電力、性能、エリア）で優位性があると主張する［クリックで拡大］ 出所：Intel

　EMIB-Tシリコンブリッジ技術は、急速に台頭するチップレットに向け先進パッケージングを推進する上で、大きな一歩となる。Intel Foundry Direct Connect 2025では、Intelがこの先進パッケージング技術を未来のロードマップの中でどのように位置付けているかという点が強調されていた。EMIB-Tの技術的詳細については、2025年後半に明らかになる見込みだ。

【翻訳：田中留美、編集：EDN Japan】

原文へのリンク